]本文介绍了如何利用CPLD(复杂可编程逻辑器件)与单片机的结合实现并行I／\r\nO(输入／输出)接口的扩展。该设计与用8255做并行I／O接口相比，与单片机软件完全兼容，\r\n同时拥有速度快，功耗低，价格便宜，使用灵活等特点
上传时间： 2013-08-14
上传用户：xa_lgy
:针对现场可编程门阵列(FPGA)芯片的特点,研究FPGA中双向端口I/O的设计,同时给出仿真初始化双向端口I/O的方法。采用这种双向端口的设计方法,选用Xilinx的Spartan2E芯片设计一个多通道图像信号处理系统。
上传时间： 2013-08-17
上传用户：xiaoyunyun
一种基于CPLD和PC I总线的视频采集卡的设计方案
上传时间： 2013-08-24
上传用户：123啊
iso u-p-o 系列直流电压信号隔离放大器是一种将电压信号转换成按比例输出的隔离电流或电压信号的混合集成电路。该ic内部含有一组高隔离的dc/dc电源和电压信号高效率耦合隔离变换电路等，可以将直流电压小信号进行隔离放大（u/u）输出或直接转换为直流电流（u /i）信号输出。较大的输入阻抗（≥1 mω）,较强的带负载能力（电流输出＞650ω,电压输出≥2kω）能实现小信号远程无失真的传输。 ic内部可采用陶瓷基板、印刷电阻全smt的可靠工艺制作及使用新技术隔离措施，使器件能满足信号输入/输出/辅助电源之间3kv三隔离和工业级宽温度、潮湿震动等现场环境要求。外接满度校正和零点校正的多圈电位器可实现 0-5v/0-10v/1-5v4-20ma/0-20ma等信号之间的隔离和转换。（精度线性高，隔离电压3000vdc）
上传时间： 2014-12-23
上传用户：392210346
M进制可逆计数器的设计、仿真及实验
上传时间： 2013-10-17
上传用户：oojj
Recent advances in low voltage silicon germaniumand BiCMOS processes have allowed the design andproduction of very high speed amplifi ers. Because theprocesses are low voltage, most of the amplifi er designshave incorporated differential inputs and outputs to regainand maximize total output signal swing. Since many lowvoltageapplications are single-ended, the questions arise,“How can I use a differential I/O amplifi er in a single-endedapplication?” and “What are the implications of suchuse?” This Design Note addresses some of the practicalimplications and demonstrates specifi c single-endedapplications using the 3GHz gain-bandwidth LTC6406differential I/O amplifi er.
上传时间： 2013-11-23
上传用户：rocketrevenge
摘要: 介绍了时钟分相技术并讨论了时钟分相技术在高速数字电路设计中的作用。 关键词: 时钟分相技术; 应用 中图分类号: TN 79 文献标识码:A 文章编号: 025820934 (2000) 0620437203 时钟是高速数字电路设计的关键技术之一, 系统时钟的性能好坏, 直接影响了整个电路的 性能。尤其现代电子系统对性能的越来越高的要求, 迫使我们集中更多的注意力在更高频率、 更高精度的时钟设计上面。但随着系统时钟频率的升高。我们的系统设计将面临一系列的问 题。 1) 时钟的快速电平切换将给电路带来的串扰(Crosstalk) 和其他的噪声。 2) 高速的时钟对电路板的设计提出了更高的要求: 我们应引入传输线(T ransm ission L ine) 模型, 并在信号的匹配上有更多的考虑。 3) 在系统时钟高于100MHz 的情况下, 应使用高速芯片来达到所需的速度, 如ECL 芯 片, 但这种芯片一般功耗很大, 再加上匹配电阻增加的功耗, 使整个系统所需要的电流增大, 发 热量增多, 对系统的稳定性和集成度有不利的影响。 4) 高频时钟相应的电磁辐射(EM I) 比较严重。 所以在高速数字系统设计中对高频时钟信号的处理应格外慎重, 尽量减少电路中高频信 号的成分, 这里介绍一种很好的解决方法, 即利用时钟分相技术, 以低频的时钟实现高频的处 理。 1 时钟分相技术 我们知道, 时钟信号的一个周期按相位来分, 可以分为360°。所谓时钟分相技术, 就是把 时钟周期的多个相位都加以利用, 以达到更高的时间分辨。在通常的设计中, 我们只用到时钟 的上升沿(0 相位) , 如果把时钟的下降沿(180°相位) 也加以利用, 系统的时间分辨能力就可以 提高一倍(如图1a 所示)。同理, 将时钟分为4 个相位(0°、90°、180°和270°) , 系统的时间分辨就 可以提高为原来的4 倍(如图1b 所示)。 以前也有人尝试过用专门的延迟线或逻辑门延时来达到时钟分相的目的。用这种方法产生的相位差不够准确, 而且引起的时间偏移(Skew ) 和抖动 (J itters) 比较大, 无法实现高精度的时间分辨。 近年来半导体技术的发展, 使高质量的分相功能在一 片芯片内实现成为可能, 如AMCC 公司的S4405, CY2 PRESS 公司的CY9901 和CY9911, 都是性能优异的时钟 芯片。这些芯片的出现, 大大促进了时钟分相技术在实际电 路中的应用。我们在这方面作了一些尝试性的工作: 要获得 良好的时间性能, 必须确保分相时钟的Skew 和J itters 都 比较小。因此在我们的设计中, 通常用一个低频、高精度的 晶体作为时钟源, 将这个低频时钟通过一个锁相环(PLL ) , 获得一个较高频率的、比较纯净的时钟, 对这个时钟进行分相, 就可获得高稳定、低抖动的分 相时钟。 这部分电路在实际运用中获得了很好的效果。下面以应用的实例加以说明。2 应用实例 2. 1 应用在接入网中 在通讯系统中, 由于要减少传输 上的硬件开销, 一般以串行模式传输 图3 时钟分为4 个相位 数据, 与其同步的时钟信号并不传输。 但本地接收到数据时, 为了准确地获取 数据, 必须得到数据时钟, 即要获取与数 据同步的时钟信号。在接入网中, 数据传 输的结构如图2 所示。 数据以68MBös 的速率传输, 即每 个bit 占有14. 7ns 的宽度, 在每个数据 帧的开头有一个用于同步检测的头部信息。我们要找到与它同步性好的时钟信号, 一般时间 分辨应该达到1ö4 的时钟周期。即14. 7ö 4≈ 3. 7ns, 这就是说, 系统时钟频率应在300MHz 以 上, 在这种频率下, 我们必须使用ECL inp s 芯片(ECL inp s 是ECL 芯片系列中速度最快的, 其 典型门延迟为340p s) , 如前所述, 这样对整个系统设计带来很多的困扰。 我们在这里使用锁相环和时钟分相技术, 将一个16MHz 晶振作为时钟源, 经过锁相环 89429 升频得到68MHz 的时钟, 再经过分相芯片AMCCS4405 分成4 个相位, 如图3 所示。 我们只要从4 个相位的68MHz 时钟中选择出与数据同步性最好的一个。选择的依据是: 在每个数据帧的头部(HEAD) 都有一个8bit 的KWD (KeyWord) (如图1 所示) , 我们分别用 这4 个相位的时钟去锁存数据, 如果经某个时钟锁存后的数据在这个指定位置最先检测出这 个KWD, 就认为下一相位的时钟与数据的同步性最好(相关)。 根据这个判别原理, 我们设计了图4 所示的时钟分相选择电路。 在板上通过锁相环89429 和分相芯片S4405 获得我们所要的68MHz 4 相时钟: 用这4 个 时钟分别将输入数据进行移位, 将移位的数据与KWD 作比较, 若至少有7bit 符合, 则认为检 出了KWD。将4 路相关器的结果经过优先判选控制逻辑, 即可输出同步性最好的时钟。这里, 我们运用AMCC 公司生产的 S4405 芯片, 对68MHz 的时钟进行了4 分 相, 成功地实现了同步时钟的获取, 这部分 电路目前已实际地应用在某通讯系统的接 入网中。 2. 2 高速数据采集系统中的应用 高速、高精度的模拟- 数字变换 (ADC) 一直是高速数据采集系统的关键部 分。高速的ADC 价格昂贵, 而且系统设计 难度很高。以前就有人考虑使用多个低速 图5 分相技术应用于采集系统 ADC 和时钟分相, 用以替代高速的ADC, 但由 于时钟分相电路产生的相位不准确, 时钟的 J itters 和Skew 比较大(如前述) , 容易产生较 大的孔径晃动(Aperture J itters) , 无法达到很 好的时间分辨。 现在使用时钟分相芯片, 我们可以把分相 技术应用在高速数据采集系统中: 以4 分相后 图6 分相技术提高系统的数据采集率 的80MHz 采样时钟分别作为ADC 的 转换时钟, 对模拟信号进行采样, 如图5 所示。 在每一采集通道中, 输入信号经过 缓冲、调理, 送入ADC 进行模数转换, 采集到的数据写入存储器(M EM )。各个 采集通道采集的是同一信号, 不过采样 点依次相差90°相位。通过存储器中的数 据重组, 可以使系统时钟为80MHz 的采 集系统达到320MHz 数据采集率(如图6 所示)。 3 总结 灵活地运用时钟分相技术, 可以有效地用低频时钟实现相当于高频时钟的时间性能, 并 避免了高速数字电路设计中一些问题, 降低了系统设计的难度。
上传时间： 2013-12-17
上传用户：xg262122
低电压差分信号(LVDS)是一种高速点到点应用通信标准。多点LVDS (M-LVDS)则是一种面向多点应用的类似标准。LVDS和M-LVDS均使用差分信号，通过这种双线式通信方法，接收器将根据两个互补电信号之间的电压差检测数据。这样能够极大地改善噪声抗扰度，并将噪声辐射降至最低。
上传时间： 2013-11-22
上传用户：fhjdliu
抑制△I 噪声一般需要从多方面着手, 但通过PCB 设计抑制△I 噪声是有效的措施之一。如何通过PCB 设计抑制△I 噪声是一个亟待深入研究的问题。在对△I 噪声的产生、特点、主要危害等研究的基础上, 讨论了辐射干扰机理, 重点结合PCB 和EMC 研究的新进展, 研究了抑制△I 噪声的PCB 设计方法。对通过PCB 设计抑制△I 噪声的研究与应用具有指导作用。
上传时间： 2014-12-24
上传用户：时代电子小智
6 GEMS压力变送器3000系列-超高压变送器 GEMS压力变送器3000的行业应用： 船舶、工程机械 产品特点： ■工作压力可高达10,000PSI ■高精度-在整个应用过程中,精度在±0.15%之内 ■高稳定性-长期漂移≤0.05%FS/6年 ■高的抗震动性能-采用了薄膜溅射式设计,取消了易破的连接线 GEMS压力变送器3000的性能参数 精度 0.15%FS 重复性 0.03%FS 长期稳定性 0.06%F.S/年 压力范围 0-500、1000、2000、3000、5000、6000、7500、10,000psi 耐压 2xF.S,15,000PSI,Max. 破裂压力 7xFS 4xFS,对于10,000psi 疲劳寿命 108次满量程循环 零点公差 0.5%F.S 量程公差 0.5%F.S,响应时间0.5毫秒 温度影响 温漂 1.5%FS(-20℃到80℃) 2%FS(-40℃到100℃) 2.7%FS(-55℃到120℃) GEMS压力变送器3000的环境参数 振动 正弦曲线,峰值70g,5～5000HZ(根据MIL-STD810,514.2方法程序I) EMC 30V/m(100V/m Survivability) 电压输出 电路 见PDF文件(3线) 激励 高于满程电压1.5VDC,最大到35VDC@6mA 最小环路电阻 (FS输出/2)Kohms 供电灵敏度 0.01%FS/Volt 电流输出 电路 2线 环路供电电压 24VDC(7-35VDC) 输出 4-20mA 最大环路电阻 (Vs-7)x50Ω 供电灵敏度 0.01%FS/V 比率输出 输出 0.5v到4.5v(3线)@5VDC供电 输出激励电压 5VDC(4.75V-7VDC) GEMS压力变送器3000的物理参数 壳体 IP65代码G(NEMA4);IP67代码F(NEMA6) 接液部件 17-4和15-5不锈钢 电气连接 见订货指南 压力连接 1/4″NPT或G1/4 重量(约) 110g(电缆重量另加:75g/m) 机械震动 1000g/MIL-STD810,方法516.2,程序Ⅳ 加速度 在任意方向施加100g的稳定加速度时1bar(15psi)量程变送器的输出会波动0.032%FS/g,量程增大到400bar(6000psi)时输出波动会按对数递减至0.0007%FS/g. 认证等级 CE
上传时间： 2013-10-09
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