很好的，经典学习资料
标签： Verilog_HDL 时序
上传时间： 2013-10-10
上传用户：wfl_yy
VerilogHDL 入门必看书籍，通俗易懂的语言使初学者对建模有一个更直观的印象。
标签： VerilogHDL 入门 建模
上传时间： 2015-08-31
上传用户：wangdaoxing
学习Verilog HDL 和FPGA 之间，始终会出现一组群体，他们都是徘徊在学习的边缘。 在他们的心中一直回响着这样的一个问题：“我在学什么，为什么不管我怎么学，我都 没有实感... ” 没错这就是初学Verilog HDL + FPGA 的心声。
上传时间： 2016-04-08
上传用户：ly200524
MOS管基础知识的阐释，非常详细具体，对于基础电路知识帮助很大。欢迎各位同学一起学习进步。
上传时间： 2022-06-04
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让你从另一个角度看待verilog建模，感受FPGA开发的乐趣
标签： Verilog HDL FPGA
上传时间： 2022-06-05
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笔者详细的谈论许多在整合里会出现的微妙思路，如：如何把计数器/定时器整合在某个步骤里，从何提升模块解读性和扩展性。此外，在整合篇还有一个重要的讨论，那就是 for，while 和 do ... while 等循环。这些都是一些顺序语言的佼佼者，可是在 Verilog HDL 语言里它们就黯然失色。整合篇所讨论的内容不单是循环而已，整合篇的第二个重点是理想时序和物理时序的整合。说实话，笔者自身也认为要结合“两个时序”是一件苦差事，理想时序是 Verilog的行为，物理时序则是硬件的行为。不过在它们两者之间又有微妙的 “黏糊点”，只要稍微利用一下这个“黏糊点”我们就可以非常轻松的写出符合“两个时序”的模块，但是前提条件是充足了解“理想时序”。整合篇里还有一个重点，那就是“精密控时”。实现“精密控时”最笨的方法是被动式的设计方法，亦即一边仿真，一边估算时钟的控制精度。这显然是非常“传统”而且“古老”的方法，虽然有效但往往就是最费精神和时间的。相反的，主动式是一种讲求在代码上和想象上实现“精密控时”的设计方法。主动式的设计方法是基于“理想时序”“建模技巧”和“仿顺序操作”作为后盾的整合技巧。不说笔者吹牛，如果采用主动式的设计方法驱动 IIC 和 SDRAM 硬件，任何一段代码都是如此合情合理。
标签： verilogl
上传时间： 2022-06-13
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fpga入门好书，分享一下，内容讲的深入浅出。
标签： verilog hdl FPGA
上传时间： 2022-07-23
上传用户：xsr1983
单片机和嵌入式LINUX开发的那点事儿
上传时间： 2013-11-05
上传用户：takako_yang
本书是为那些想了解Linux 内核工作原理的Linux 狂热爱好者而写 它并非一本内部 手册主要描叙了Linux设计的原理与机制以及Linux内核怎样工作及其原因 Linux还在不断改进本书基于目前比较流行且性能稳定的2.0.33 核心
上传时间： 2014-01-07
上传用户：牛布牛
Linux内核（中文版本书是为那些想了解 Linux 内核工作原理的 Linux 狂热爱好者而写 它并非一本内部 手册 主要描叙了 Linux设计的原理与机制 以及 Linux内核怎样工作及其原因 Linux还在不断改进 本书基于目前比较流行且性能稳定的2.0.33 核心）
上传时间： 2013-12-05
上传用户：李彦东
