用于jlink烧写器注册，解决jlink注册不成功的问题。
标签： jlink
上传时间： 2022-04-11
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I.MX6ULL‘终结者’开发板预留了JTAG仿真接口，并给出了开发文档，可以实现在JLINK仿真器条件下的单步跟踪、断点调试等功能，使得开发研究i.MX6ULL处理器的相关技术更加直观便利。
上传时间： 2022-04-29
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jlink驱动ARM嵌入式开发必备调试工具，下载后直接双击驱动文件Setup_JLinkARM_V486b.exe然后根据提示进行安装即可。从事脚本编程的朋友们不可错过哦。
标签： jlink
上传时间： 2022-05-03
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详细的软件安装教程，以及Cypress芯片补丁使用，Jlink仿真设置。
标签： jlink
上传时间： 2022-05-27
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自制的JLINK-V9，J-LINK-V9.5PCB源文件、原理图免费分享
上传时间： 2022-06-19
上传用户：shjgzh
文档为JLINK仿真器如何调试ARM详解文档，是一份不错的参考资料，感兴趣的可以下载看看，，，，，，，，，，，，，
标签： arm
上传时间： 2022-06-30
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方便大家安装JLINK仿真器驱动，更新JLINK仿真器固件。
上传时间： 2022-07-20
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随着信息时代的到来，用户对数据保护和传输可靠性的要求也在不断提高。由于信道衰落，信号经信道传输后，到达接收端不可避免地会受到干扰而出现信号失真。因此需要采用差错控制技术来检测和纠正由信道失真引起的信息传输错误。RS（Reed—Solomon）码是差错控制领域中一类重要的线性分组码，由于它编解码结构相对固定，性能强，不但可以纠正随机差错，而且对突发错误的纠错能力也很强，被广泛应用在数字通信、数据存储系统中，以满足对数据传输通道可靠性的要求。因此设计一款高性能的RS编解码器不但具有很大的应用意义，而且具有相当大的经济价值。 本文首先介绍了线形分组码及其子码循环码、BCH码的基础理论知识，重点介绍了BCH码的重要分支RS码的常用编解码算法。由于其算法在有限域上进行，接着介绍了有限域的有关理论。基于RS码传统的单倍结构，本文提出了一种八倍并行编码及九倍并行解码方案，并用Verilog HDL语言实现。其中编码器基于传统的线性反馈移位寄存器除法电路并进行八倍并行扩展，译码器关键方程求解模块基于修正的欧几里德算法设计了一种便于硬件实现的脉动关键方程求解结构，其他模块均采用九倍并行实现。由于进行了超前运算、流水线及并行处理，使编解码的数据吞吐量大为提高，同时延时更小。 本论文设计了C++仿真平台，并与HDL代码结果进行了对比验证。Verilog HDL代码经过modelsim仿真验证，并在ALTERA STRATIX3 EP3SL15OF1152C2 FPGA上进行综合验证以及静态时序分析，综合软件为QUATURSⅡ V8．0。验证及测试表明，本设计在满足编解码基本功能的基础上，能够实现数据的高吞吐量和低延时传输，达到性能指标要求。本论文在基于FPGA的RS（255，223）编解码器的高速并行实现方面的研究成果，具有通用性、可移植性，有一定的理论及经济价值。
上传时间： 2013-04-24
上传用户：思琦琦
JLINK的中文使用文档， 已解密可以修改的，其中包含了JLINK在KEIL/IAR等环境下的设置方法，常见问题解答等。
上传时间： 2013-06-02
上传用户：kr770906
呵呵 还说啥。。。。。。。。。。。。。。。。。。
上传时间： 2013-05-29
上传用户：JESS
