本资料是基于FPGA的七段数码管设计，很实用的例子。可以学习Ise设计
标签： 七段数码管 VHDL
上传时间： 2015-05-15
上传用户：HENRY杨驼
一个用vhdl编程的软件可以学习一下。这个软件很不错
标签： xilinx Ise设计开发套件
上传时间： 2015-05-25
上传用户：impossiblexu
modelsim-win64-10.1c-se.exe 破解程序
标签： modelsim-win 10.1 c-se exe 64 破解
上传时间： 2016-04-28
上传用户：liangbof
在fpga中编写ADV7180配置模块，在Ise上已测试有效
上传时间： 2016-12-19
上传用户：zsymoonlight
FGPA设计教程经典 XILINX设计教程
标签： cn_XILINX eetop 14.5 Ise 设计教程
上传时间： 2017-04-26
上传用户：lijian0714
本文主要介绍如何在Vivado设计套件中进行时序约束，原文出自Xilinx中文社区。 Vivado软件相比于Ise的一大转变就是约束文件，Ise软件支持的是UCF(User Constraints File)，而Vivado软件转换到了XDC(Xilinx Design Constraints)。XDC主要基于SDC(Synopsys Design Constraints)标准，另外集成了Xilinx的一些约束标准，可以说这一转变是Xilinx向业界标准的靠拢。Altera从TimeQuest开始就一直使用SDC标准，这一改变，相信对于很多工程师来说是好事，两个平台之间的转换会更加容易些。
上传时间： 2018-07-13
上传用户：yalsim
接触Silvaco TCAD仿真软件已经有很长时间了，这期间还熟悉了一下Ise TCAD。学习的过程中，老师、师兄姐和同学给了我极大的帮助。这本书的主旨就是希望提供一些对于Silvaco仿真的可资借鉴的经验。学习和使用Silvaco的时候各人的视角会不一样，虽然这本书只是介绍一些常用的仿真，例句也有限，但因为流程控制和语法都有相通的地方，完全可以参照本书和手册的说明灵活地建立仿真以及仿真一些本书未提及的特性。写本书的另一个动力是想体验一下IAT在排版书籍上和word的不同。经过这次编排觉得各有优缺点。IZTX对排图片和表格这些浮动元素很费力。我在排此书的时候经常遇到图片和表格按照自动方式排的位置很差，和文字内容脱节很远，为此不得不处理图片，有时还将表格拆开等。如果各位遇到很脱节的地方还请见谅。LTX的使用需要有很强的耐心和探索精神，也可以说是牺牲精神。不管是MS Office还是ITEX，总的目的是想内容通顺，阅读起来舒服，用什么工具就是“八仙过海，各显神通”了。
上传时间： 2021-11-27
上传用户：qingfengchizhu
华为敏捷园区解决方案终端安全技术白皮书(Forescout)1 用户准入检查，保证身份合法： 在用户访问网络访问之前验证用户的身份，只有合法的用户才允许接入网络。这就是 基于用户身份的准入机制，包括 802.1x,Portal,MAC bypass 这几种典型的认证方式。 准入检查由客户端+网络设备+AAA 服务器组成。在 Agile Campus 解决方案中，AAA 服务器可以使用自研的 Agile Controller-Campus 1.0，也可以与第三方 Server 对接，例 如 Cisco Ise 系统。 2 终端合规性检查，保证终端合规： 检查用户使用的终端是否符合企业制定的安全策略，例如防病毒和操作系统补丁策 略。可疑或有问题的主机将被隔离或限制网络接入范围，直到它经过修补或采取了相 应的安全措施为止。 终端合规检查由客户端+服务器组成，该系统可以独立部署。若需要将合规检查结果作 为 NAC 控制条件，AAA 系统必须与终端合规检查服务器实现联动。 在 Agile Campus 解决方案中，终端合规检查采用集成第三方厂家方式实现。 3 业务随行，保证用户业务一致性体验 基于安全组的策略规划，实现全网策略的统一部署与自动同步，确保全网策略一致， 让用户自由移动时享受一致的业务体验。 业务随行由网络设备+AAA 服务器+策略服务器组成。在 Agile Campus 解决方案中，若 客户希望同时部署终端合规检查和业务随行，需要部署 Agile Controller-Campus 1.0， 同时集成合规检查服务器。
标签： 华为敏捷园区
上传时间： 2022-02-28
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FPGA开发全攻略(下册) 如何克服 FPGA I/O 引脚分配挑战 作者：Brian Jackson 产品营销经理Xilinx, Inc. brian.jackson@xilinx.com 对于需要在 PCB 板上使用大规模 FPGA 器件的设计人员来说，I/O 引脚分配是必须面对的众多挑战之一。 由于众多原因，许多设计人员发表为大型 FPGA 器件和高级 BGA 封装确定 I/O 引脚配置或布局方案越来越困难。 但是组合运用多种智能 I/O 规划工具，能够使引脚分配过程变得更轻松。 在 PCB 上定义 FPGA 器件的 I/O 引脚布局是一项艰巨的设计挑战，即可能帮助设计快速完成，也有可能造 成设计失败。 在此过程中必须平衡 FPGA 和 PCB 两方面的要求，同时还要并行完成两者的设计。 如果仅仅针 对 PCB 或 FPGA 进行引脚布局优化，那么可能在另一方面引起设计问题。 为了解引脚分配所引起的后果，需要以可视化形式显示出 PCB 布局和 FPGA 物理器件引脚，以及内部 FPGA I/O 点和相关资源。 不幸的是，到今天为止还没有单个工具或方法能够同时满足所有这些协同设计需求。 然而，可以结合不同的技术和策略来优化引脚规划流程并积极采用 Xilinx® PinAhead 技术等新协同设计工 具来发展出一套有效的引脚分配和布局方法。 赛灵思公司在 Ise™ 软件设计套件 10.1 版中包含了 PinAhead。 赛灵思公司开发了一种规则驱动的方法。首先根据 PCB 和 FPGA 设计要求定义一套初始引脚布局，这样利 用与最终版本非常接近的引脚布局设计小组就可以尽可能早地开始各自的设计流程。 如果在设计流程的后期由 于 PCB 布线或内部 FPGA 性能问题而需要进行调整，在采用这一方法晨这些问题通常也已经局部化了，只需要 在 PCB 或 FPGA 设计中进行很小的设计修改。
标签： FPGA开发全攻略
上传时间： 2022-03-28
上传用户：默默
基于RTL8211EG的以太网通信，使用Ise平台编写，若要移植到其他芯片，更改引脚约束即可。
标签： xilinx fpga rtl8211eg 以太网 通信
上传时间： 2022-05-11
上传用户：kent
