IP核生成文件：（Xilinx/Altera 同） IP核生成器生成 IP 后有两个文件对我们比较有用，假设生成了一个 asyn_fifo 的核，则asyn_fifo.veo 给出了例化该核方式（或者在 Edit－》Language Template-》COREGEN 中找到verilog/VHDL 的例化方式）。asyn_fifo.v 是该核的行为模型，主要调用了 xilinx 行为模型库的模块，仿真时该文件也要加入工程。（在 ISE中点中该核，在对应的 processes 窗口中运行“ View Verilog Functional Model ”即可查看该 .v 文件）。如下图所示。
上传时间： 2013-10-20
上传用户：lingfei
7.4 基于IP CORE的BLOCK RAM设计修改稿。
上传时间： 2013-11-07
上传用户：sammi
定制简单LED的IP核的设计源代码
上传时间： 2013-10-19
上传用户：gyq
这一节的目的是使用XPS为ARM PS 处理系统 添加额外的IP。从IP Catalog 标签添加GPIO，并与ZedBoard板子上的8个LED灯相连。当系统建立完后，产生bitstream，并对外设进行测试。本资料为源代码，原文设计过程详见：【 玩转赛灵思Zedboard开发板（4）：如何使用自带外设IP让ARM PS访问FPGA？】 硬件平台：Digilent ZedBoard 开发环境：Windows XP 32 bit 软件： XPS 14.2 +SDK 14.2
上传时间： 2013-11-06
上传用户：yuchunhai1990
对于利用LabVIEW FPGA实现RIO目标平台上的定制硬件的工程师与开发人员，他们可以很容易地利用所推荐的组件设计构建适合其应用的、可复用且可扩展的代码模块。基于已经验证的设计进行代码模块开发，将使现有IP在未来应用中得到更好的复用，也可以使在不同开发人员和内部组织之间进行共享和交换的代码更好服用
上传时间： 2013-10-14
上传用户：xiaodu1124
QuartusII中利用免费IP核的设计 作者：雷达室 以设计双端口RAM为例说明。 Step1：打开QuartusII，选择File—New Project Wizard，创建新工程，出现图示对话框，点击Next；
上传时间： 2013-10-18
上传用户：909000580
基于FPGA的GPIB接口IP核的研究与设计
上传时间： 2013-10-19
上传用户：wudu0932
ISE新建工程及使用IP核步骤详解
上传时间： 2015-01-01
上传用户：liuxinyu2016
以Altera公司的Quartus Ⅱ 7.2作为开发工具，研究了基于FPGA的DDS IP核设计，并给出基于Signal Tap II嵌入式逻辑分析仪的仿真测试结果。将设计的DDS IP核封装成为SOPC Builder自定义的组件，结合32位嵌入式CPU软核Nios II，构成可编程片上系统（SOPC），利用极少的硬件资源实现了可重构信号源。该系统基本功能都在FPGA芯片内完成，利用 SOPC技术，在一片 FPGA 芯片上实现了整个信号源的硬件开发平台，达到既简化电路设计、又提高系统稳定性和可靠性的目的。
上传时间： 2013-12-22
上传用户：forzalife
In the past decade, the size and complexity of manyFPGA designs exceeds the time and resourcesavailable to most design teams, making the use andreuse of Intellectual Property (IP) imperative.However, integrating numerous IP blocks acquiredfrom both internal and external sources can be adaunting challenge that often extends, rather thanshortens, design time. As today's designs integrateincreasing amounts of functionality, it is vital thatdesigners have access to proven, up-to-date IP fromreliable sources.
上传时间： 2013-11-11
上传用户：csgcd001
