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IP-DSLAM

  • 基于SOPC技术的异步串行通信IP核的设计

    介绍了SoPC(System on a Programmable Chip)系统的概念和特点,给出了基于PLB总线的异步串行通信(UART)IP核的硬件设计和实现。通过将设计好的UART IP核集成到SoPC系统中加以验证,证明了所设计的UART IP核可以正常工作。该设计方案为其他基于SoPC系统IP核的开发提供了一定的参考。

    标签: SOPC IP核 异步串行通信

    上传时间: 2013-11-12

    上传用户:894448095

  • 如何仿真IP核(建立modelsim仿真库完整解析)

      IP核生成文件:(Xilinx/Altera 同)   IP核生成器生成 ip 后有两个文件对我们比较有用,假设生成了一个 asyn_fifo 的核,则asyn_fifo.veo 给出了例化该核方式(或者在 Edit-》Language Template-》COREGEN 中找到verilog/VHDL 的例化方式)。asyn_fifo.v 是该核的行为模型,主要调用了 xilinx 行为模型库的模块,仿真时该文件也要加入工程。(在 ISE中点中该核,在对应的 processes 窗口中运行“ View Verilog Functional Model ”即可查看该 .v 文件)。如下图所示。

    标签: modelsim 仿真 IP核 仿真库

    上传时间: 2013-10-20

    上传用户:lingfei

  • 7.4 基于IP CORE的BLOCK RAM设计修改稿

    7.4 基于IP CORE的BLOCK RAM设计修改稿。

    标签: BLOCK CORE 7.4 RAM

    上传时间: 2013-11-07

    上传用户:sammi

  • 定制简单LED的IP核的设计源代码

    定制简单LED的IP核的设计源代码

    标签: LED 定制 IP核 源代码

    上传时间: 2013-10-19

    上传用户:gyq

  • 自学ZedBoard:使用IP通过ARM PS访问FPGA(源代码)

      这一节的目的是使用XPS为ARM PS 处理系统 添加额外的IP。从IP Catalog 标签添加GPIO,并与ZedBoard板子上的8个LED灯相连。当系统建立完后,产生bitstream,并对外设进行测试。本资料为源代码,原文设计过程详见:【 玩转赛灵思Zedboard开发板(4):如何使用自带外设IP让ARM PS访问FPGA?】   硬件平台:Digilent ZedBoard   开发环境:Windows XP 32 bit   软件: XPS 14.2 +SDK 14.2

    标签: ZedBoard FPGA ARM 访问

    上传时间: 2013-11-06

    上传用户:yuchunhai1990

  • 使用LabVIEW FPGA模块设计IP核

    对于利用LabVIEW FPGA实现RIO目标平台上的定制硬件的工程师与开发人员,他们可以很容易地利用所推荐的组件设计构建适合其应用的、可复用且可扩展的代码模块。基于已经验证的设计进行代码模块开发,将使现有IP在未来应用中得到更好的复用,也可以使在不同开发人员和内部组织之间进行共享和交换的代码更好服用

    标签: LabVIEW FPGA IP核 模块设计

    上传时间: 2013-10-14

    上传用户:xiaodu1124

  • 基于Quartus II免费IP核的双端口RAM设计实例

      QuartusII中利用免费IP核的设计   作者:雷达室   以设计双端口RAM为例说明。   Step1:打开QuartusII,选择File—New Project Wizard,创建新工程,出现图示对话框,点击Next;

    标签: Quartus RAM IP核 双端口

    上传时间: 2013-10-18

    上传用户:909000580

  • 基于FPGA的GPIB接口IP核的研究与设计

    基于FPGA的GPIB接口IP核的研究与设计

    标签: FPGA GPIB 接口 IP核

    上传时间: 2013-10-19

    上传用户:wudu0932

  • ISE新建工程及使用IP核步骤详解

    ISE新建工程及使用IP核步骤详解

    标签: ISE IP核 工程

    上传时间: 2015-01-01

    上传用户:liuxinyu2016

  • 基于FPGA的DDS IP核设计方案

    以Altera公司的Quartus Ⅱ 7.2作为开发工具,研究了基于FPGA的DDS IP核设计,并给出基于Signal Tap II嵌入式逻辑分析仪的仿真测试结果。将设计的DDS IP核封装成为SOPC Builder自定义的组件,结合32位嵌入式CPU软核Nios II,构成可编程片上系统(SOPC),利用极少的硬件资源实现了可重构信号源。该系统基本功能都在FPGA芯片内完成,利用 SOPC技术,在一片 FPGA 芯片上实现了整个信号源的硬件开发平台,达到既简化电路设计、又提高系统稳定性和可靠性的目的。

    标签: FPGA DDS IP核 设计方案

    上传时间: 2013-12-22

    上传用户:forzalife