本文探讨的重点是PCB设计人员利用IP，并进一步采用拓扑规划和布线工具来支持IP，快速完成整个PCB设计。从图1可以看出，设计工程师的职责是通过布局少量必要元件、并在这些元件之间规划关键互连路径来获取IP。一旦获取到了IP，就可将这些IP信息提供给PCB设计人员，由他们完成剩余的设计。 图1：设计工程师获取IP，PCB设计人员进一步采用拓扑规划和布线工具支持IP，快速完成整个PCB设计。现在无需再通过设计工程师和PCB设计人员之间的交互和反复过程来获取正确的设计意图，设计工程师已经获取这些信息，并且结果相当精确，这对PCB设计人员来说帮助很大。在很多设计中，设计工程师和PCB设计人员要进行交互式布局和布线，这会消耗双方许多宝贵的时间。从以往的经历来看交互操作是必要的，但很耗时间，且效率低下。设计工程师提供的最初规划可能只是一个手工绘图，没有适当比例的元件、总线宽度或引脚输出提示。随着PCB设计人员参与到设计中来，虽然采用拓扑规划技术的工程师可以获取某些元件的布局和互连，不过，这个设计可能还需要布局其它元件、获取其它IO及总线结构和所有互连才能完成。PCB设计人员需要采用拓扑规划，并与经过布局的和尚未布局的元件进行交互，这样做可以形成最佳的布局和交互规划，从而提高PCB设计效率。随着关键区域和高密区域布局完成及拓扑规划被获取，布局可能先于最终拓扑规划完成。因此，一些拓扑路径可能必须与现有布局一起工作。虽然它们的优先级较低，但仍需要进行连接。因而一部分规划围绕布局后的元件产生了。此外，这一级规划可能需要更多细节来为其它信号提供必要的优先级。
上传时间： 2014-01-14
上传用户：lz4v4
UG157 - LogiCORE™ IP Initiator/Target v3.1 for PCI™ 入门指南
上传时间： 2013-10-13
上传用户：heheh
IP核生成文件：（Xilinx/Altera 同） IP核生成器生成 ip 后有两个文件对我们比较有用，假设生成了一个 asyn_fifo 的核，则asyn_fifo.veo 给出了例化该核方式（或者在 Edit－》Language Template-》COREGEN 中找到verilog/VHDL 的例化方式）。asyn_fifo.v 是该核的行为模型，主要调用了 xilinx 行为模型库的模块，仿真时该文件也要加入工程。（在 ISE中点中该核，在对应的 processes 窗口中运行“ View Verilog Functional Model ”即可查看该 .v 文件）。如下图所示。
上传时间： 2013-11-02
上传用户：谁偷了我的麦兜
访问TCP/IP协议栈的vxd例子
上传时间： 2015-01-03
上传用户：chenjjer
记录IP/TCP/UDP/ICMP网络包日志
上传时间： 2014-12-02
上传用户：cx111111
OICQ黑客工具。可以查看对方IP地址，发匿名信，炸对方等
上传时间： 2015-01-03
上传用户：坏天使kk
示范了Unix和Linux下如何利用Raw Socket构造伪装的TCP、IP、UDP的包
上传时间： 2014-01-02
上传用户：叶山豪
可探索指定IP地址段内的所有OICQ用户号码，可探测端口，把网吧里的所有机器的OICQ号码都找出来，可群发消息
上传时间： 2015-01-04
上传用户：rocketrevenge
黑客教程．含有端口扫描、IP欺骗、嗅探器、木马等的说明和例子
上传时间： 2014-06-28
上传用户：rocwangdp
一些关于IP欺骗的代码
标签： 代码
上传时间： 2014-11-02
上传用户：PresidentHuang
