无MCU的USB2.0设备控制器IP设计与验证
上传时间： 2013-10-27
上传用户：zouxinwang
介绍一款基于SOPC的TFT-LCD触控屏控制器IP核的设计与实现。采用Verilog HDL作控制器的模块设计，并用ModelSim仿真测试，验证其正确性；利用嵌入式SOPC开发工具，在开发板上完成触控屏显示驱动及其控制模块的系统设计，给出系统硬、软件设计，实现TFT-LCD触控屏彩条显示。这款触控屏控制器IP核具备较强的通用性和兼容性，具有一定的使用范围和应用价值。
上传时间： 2013-12-24
上传用户：sdq_123
PCI总线是目前最为流行的一种局部性总线 通过对PCI总线一些典型功能的分析以及时序的阐述，利用VetilogHDL设计了一个将非PCI功能设备转接到PC1总线上的IP Core 同时，通过在ModeISim SE PLUS 6．0 上运行测试程序模块，得到了理想的仿真数据波形，从软件上证明了功能的实现。
上传时间： 2014-12-30
上传用户：himbly
介绍了SoPC（System on a Programmable Chip）系统的概念和特点，给出了基于PLB总线的异步串行通信（UART）IP核的硬件设计和实现。通过将设计好的UART IP核集成到SoPC系统中加以验证，证明了所设计的UART IP核可以正常工作。该设计方案为其他基于SoPC系统IP核的开发提供了一定的参考。
上传时间： 2013-11-12
上传用户：894448095
为满足无线网络技术具有低功耗、节点体积小、网络容量大、网络传输可靠等技术要求，设计了一种以MSP430单片机和CC2420射频收发器组成的无线传感节点。通过分析其节点组成，提出了ZigBee技术中的几种网络拓扑形式，并研究了ZigBee路由算法。针对不同的传输要求形式选用不同的网络拓扑形式可以尽大可能地减少系统成本。同时针对不同网络选用正确的ZigBee路由算法有效地减少了网络能量消耗，提高了系统的可靠性。应用试验表明，采用ZigBee方式通信可以提高传输速率且覆盖范围大，与传统的有线通信方式相比可以节约40%左右的成本。 Abstract: To improve the proposed technical requirements such as low-ower， small nodes， large capacity and reliable network transmission， wireless sensor nodes based on MSP430 MCU and CC2420 RF transceiver were designed. This paper provided network topology of ZigBee technology by analysing the component of the nodes and researched ZigBee routing algorithm. Aiming at different requirements of transmission mode to choose the different network topologies form can most likely reduce the system cost. And aiming at different network to choose the correct ZigBee routing algorithm can effectively reduced the network energy consumption and improved the reliability of the system. Results show that the communication which used ZigBee mode can improve the transmission rate， cover more area and reduce 40% cost compared with traditional wired communications mode.
上传时间： 2013-10-09
上传用户：robter
主要介绍了千兆位以太网技术及其在多速率局域网的组网设计、优化方案和运用多种网络技术的千兆位以太网组网工程实例。全书共9章，内容包括OSI参考模型与TCP/IP协议简介，以太网基础知识、拓扑结构，交换式以太网，虚拟局域网（VLAN），VLAN间通信与路由选择，千兆位以太网技术的大型局域网设计原则，综合布线系统设计，基于千兆位以太网技术的大型园区网工程及实例。
上传时间： 2013-10-15
上传用户：lanhuaying
IP核生成文件：（Xilinx/Altera 同） IP核生成器生成 ip 后有两个文件对我们比较有用，假设生成了一个 asyn_fifo 的核，则asyn_fifo.veo 给出了例化该核方式（或者在 Edit－》Language Template-》COREGEN 中找到verilog/VHDL 的例化方式）。asyn_fifo.v 是该核的行为模型，主要调用了 xilinx 行为模型库的模块，仿真时该文件也要加入工程。（在 ISE中点中该核，在对应的 processes 窗口中运行“ View Verilog Functional Model ”即可查看该 .v 文件）。如下图所示。
上传时间： 2013-10-20
上传用户：lingfei
7.4 基于IP CORE的BLOCK RAM设计修改稿。
上传时间： 2013-11-07
上传用户：sammi
定制简单LED的IP核的设计源代码
上传时间： 2013-10-19
上传用户：gyq
这一节的目的是使用XPS为ARM PS 处理系统 添加额外的IP。从IP Catalog 标签添加GPIO，并与ZedBoard板子上的8个LED灯相连。当系统建立完后，产生bitstream，并对外设进行测试。本资料为源代码，原文设计过程详见：【 玩转赛灵思Zedboard开发板（4）：如何使用自带外设IP让ARM PS访问FPGA？】 硬件平台：Digilent ZedBoard 开发环境：Windows XP 32 bit 软件： XPS 14.2 +SDK 14.2
上传时间： 2013-11-06
上传用户：yuchunhai1990
