arm7的IP软核代码，对与研究ARM 和做FPGA开发有很大帮助！
标签： arm7 IP软核 代码
上传时间： 2013-12-10
上传用户：lizhizheng88
Ethernet(以太网)verilog ip core用verilogHDL语言写的以太网软核，对学习verilog语言和以太网有很大帮助。
标签： verilogHDL Ethernet verilog core
上传时间： 2016-04-25
上传用户：sclyutian
arm9_fpga2_verilog是一个可以综合的用verilog写的arm9的ip软核，对学习arm和FPGA开发有帮助。
标签： verilog fpga arm9 arm
上传时间： 2014-12-02
上传用户：nanfeicui
有用_二维离散余弦变换的VLSI实现及IP软核设计
标签： VLSI 二维离散余弦变换 IP软核
上传时间： 2016-05-07
上传用户：水中浮云
花了半个月才改好的Atera DE1/DE2 ps2 IP 驱动核。放在FPGA工程目录下可以直接使用。本IP能够驱动PS/2键盘和鼠标。使用时只要调用HAL目录下的文件即可以直接使用！
标签： Atera DE FPGA ps2
上传时间： 2014-01-04
上传用户：bcjtao
基于 SOPC 的 VGA IP 核设计
标签： SOPC VGA
上传时间： 2014-01-26
上传用户：baitouyu
蓝牙的一个ip RTL 核，不知道对大家有没有用？谢谢。
标签： RTL 蓝牙
上传用户：thuyenvinh
在Cyclone IV GX收发器入门套件上,设计带嵌入式收发器的Gen1×1硬核IP的 PCI Express IP编译器。.rar
标签： 嵌入式
上传时间： 2022-04-23
上传用户：kingwide
DDR2 SDRAM是目前内存市场上的主流内存。除了通用计算机系统外，大量的嵌入式系统也纷纷采用DDR2内存，越来越多的SoC系统芯片中会集成有DDR2接口模块。因此，设计一款匹配DDR2的内存控制器将会具有良好的应用前景。 论文在研究了DDR2的JEDEC标准的基础上，设计出DDR2控制器的整体架构，采用自项向下的设计方法和模块化的思想，将DDR2控制器划分为若干模块，并使用Verilog HDL语言完成DDR2控制器IP软核中初始化模块、配置模块、执行模块和数据通道模块的RTL级设计。根据在设计中遇到的问题，对DDR2控制器的整体架构进行改进与完善。在分析了Altera数字PHY的基本性能的基础上，设计DDR2控制器与数字PHY的接口模块。搭建DDR2控制器IP软核的仿真验证平台，针对设计的具体功能进行仿真验证，并实现在Altera Stratix II GX90开发板上对DDR2存储芯片基本读/写操作控制的FPGA功能演示。 论文设计的DDR2控制器的主要特点是： 1.支持数字PHY电路，不需要实际的硬件电路就完成DDR2控制器与DDR2存储芯片之间的物理层接口，节约了设计成本，缩小了硬件电路的体积。 2.将配置口从初始化模块中分离出来，简化了具体操作。 3.支持多个DDR2存储芯片，使得DDR2控制器的应用范围更为广阔。 4.支持DDR2的三项新技术，充分发挥DDR2内存的特性。 5.自动DDR2刷新控制，方便用户对DDR2内存的控制。
标签： DDR2 FPGA 控制器
上传时间： 2013-06-10
上传用户：ynzfm
本次会议，我们将讨论加入下一代多核软件开发包(SDK)的多个创新技术，包括简洁、高可用API集的新基础库(FLIB)；重构的Netcomm软件库；支持SEC IP模块以实现安全功能的新使能工具；具有参考应用的用户空间DPAA (USDPAA)；新型虚拟化技术，包括现有Topaz+基于Kernel的虚拟机(KVM) ，用以优化用户空间的嵌入式容器支持；及非对称多处理框架等。 本会是Multicore Expert系列的一部分，机会不容错过。
标签： Multicore Expert 2.0 飞思卡尔
上传时间： 2013-11-02
上传用户：wojiaohs
