PCI总线是目前最为流行的一种局部性总线 通过对PCI总线一些典型功能的分析以及时序的阐述，利用VetilogHDL设计了一个将非PCI功能设备转接到PC1总线上的IP Core 同时，通过在ModeISim SE PLUS 6．0 上运行测试程序模块，得到了理想的仿真数据波形，从软件上证明了功能的实现。
上传时间： 2014-12-30
上传用户：himbly
设计实现了普通USB摄像头的驱动程序及图像采集程序。在gplugD 平台上移植并测试,该驱动可以方便应用到各种嵌入式手持设备中,实时性良好。
上传时间： 2013-10-29
上传用户：924484786
飞思卡尔摄像头采集程序
上传时间： 2013-12-20
上传用户：woshiayin
本文介绍了基于ARM920T的嵌入式Linux下利用USB摄像头采集图像的硬件、软件设计过程，最终实现了在目标板上图像的采集和显示。
上传时间： 2013-10-15
上传用户：caiiicc
介绍了SoPC（System on a Programmable Chip）系统的概念和特点，给出了基于PLB总线的异步串行通信（UART）IP核的硬件设计和实现。通过将设计好的UART IP核集成到SoPC系统中加以验证，证明了所设计的UART IP核可以正常工作。该设计方案为其他基于SoPC系统IP核的开发提供了一定的参考。
上传时间： 2013-11-12
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永达虚拟警示器监控摄像头远程监控报警软件
上传时间： 2014-12-31
上传用户：woshini123456
IP核生成文件：（Xilinx/Altera 同） IP核生成器生成 ip 后有两个文件对我们比较有用，假设生成了一个 asyn_fifo 的核，则asyn_fifo.veo 给出了例化该核方式（或者在 Edit－》Language Template-》COREGEN 中找到verilog/VHDL 的例化方式）。asyn_fifo.v 是该核的行为模型，主要调用了 xilinx 行为模型库的模块，仿真时该文件也要加入工程。（在 ISE中点中该核，在对应的 processes 窗口中运行“ View Verilog Functional Model ”即可查看该 .v 文件）。如下图所示。
上传时间： 2013-10-20
上传用户：lingfei
永达虚拟警示器监控摄像头远程监控报警软件
上传时间： 2013-10-30
上传用户：a82531317
7.4 基于IP CORE的BLOCK RAM设计修改稿。
上传时间： 2013-11-07
上传用户：sammi
定制简单LED的IP核的设计源代码
上传时间： 2013-10-19
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