FrEE-FIFO

一个可以综合的Verilog 写的FIFO存储器

一个可以综合的Verilog 写的FIFO存储器，word格式

标签： Verilog FIFO 存储器

上传时间： 2016-04-23

上传用户：天诚24
pvi 10.4"tft spec if you need more,pls feel free to contact me tasdfkjl

pvi 10.4"tft spec if you need more,pls feel free to contact me tasdfkjl

标签： tasdfkjl contact 10.4 feel

上传时间： 2016-04-24

上传用户：515414293
千兆以太网控制器.可以调整FIFO,和传输速率,在码流层进行控制.

千兆以太网控制器.可以调整FIFO,和传输速率,在码流层进行控制.

标签： FIFO 千兆以太网传输速率控制器

上传时间： 2013-12-21

上传用户：天诚24
可预取的fifo 的fpga 设计代码

可预取的fifo 的fpga 设计代码，满足异步时钟的操作

标签： fifo fpga 代码

上传时间： 2014-01-19

上传用户：er1219
用c-FREE编写的一个推箱子的小游戏。

用c-FREE编写的一个推箱子的小游戏。

标签： c-FREE 编写小游戏

上传时间： 2016-05-04

上传用户：frank1234
This program uses the HF flag of a FIFO to trigger reads, guaranteeing that the FIFO is never blocke

This program uses the HF flag of a FIFO to trigger reads, guaranteeing that the FIFO is never blocked for the writer, giving high throughput for the reader (bursts of D/2 = 128) and guaranteeing that the the reader will not be stuck in the top half of the FIFO.

标签： FIFO guaranteeing the program

上传时间： 2016-05-05

上传用户：784533221
FIFO（先进先出队列）通常用于数据的缓存和用于容纳异步信号的频率或相位的差异。本FIFO的实现是利用双口RAM 和读写地址产生模块来实现的.FIFO的接口信号包括异步的写时钟（wr_clk）和读

FIFO（先进先出队列）通常用于数据的缓存和用于容纳异步信号的频率或相位的差异。本FIFO的实现是利用双口RAM 和读写地址产生模块来实现的.FIFO的接口信号包括异步的写时钟（wr_clk）和读时钟（rd_clk）、与写时钟同步的写有效（wren）和写数据（wr_data）、与读时钟同步的读有效（rden）和读数据（rd_data）为了实现正确的读写和避免FIFO的上溢或下溢，给出与读时钟和写时钟分别同步的FIFO的空标志（empty）和满标志（full）以禁止读写操作。

标签： FIFO wr_clk RAM 队列

上传时间： 2014-01-25

上传用户：赵云兴
verilog开发的FIFO

verilog开发的FIFO，经过验证，有完整版本的测试程序，经典之作

标签： verilog FIFO

上传时间： 2013-12-26

上传用户：weixiao99
异步FIFO的指针比较技术

异步FIFO的指针比较技术，写的比较详细，感兴趣的可以看一下

标签： FIFO 指针比较

上传时间： 2014-11-10

上传用户：stella2015
生成scale-free网络

生成scale-free网络，目的是在这个网络结构上展开相关的讨论！

标签： scale-free 网络

上传时间： 2013-12-05

上传用户：erkuizhang