FPGA-Xilinx

基于Xilinx+FPGA的OFDM通信系统基带设计-程序

《基于Xilinx FPGA的OFDM通信系统基带设计》附带的代码

标签： Xilinx FPGA OFDM 通信系统

上传时间： 2014-01-10

上传用户：15501536189
Xilinx-Spartan6 FPGA实现MultiBoot

通过Xilinx Spartan-6 FPGA 的Multiboot特性,允许用户一次将多个配置文件下载入Flash中,根据不同时刻的需求,在不掉电重启的情况下,从中选择一个来重配置FPGA,实现不同功能,提高器件利用率,增加系统安全性,降低系统成本。

标签： Xilinx-Spartan MultiBoot FPGA

上传时间： 2013-11-04

上传用户：z1191176801
WP374 Xilinx FPGA的部分重配置

WP374 Xilinx FPGA的部分重配置

标签： Xilinx FPGA 374 WP

上传时间： 2013-11-11

上传用户：zhaoke2005
基于Xilinx FPGA的双输出DC/DC转换器解决方案

Xilinx FPGAs require at least two power supplies: VCCINTfor core circuitry and VCCO for I/O interface. For the latestXilinx FPGAs, including Virtex-II Pro, Virtex-II and Spartan-3, a third auxiliary supply, VCCAUX may be needed. Inmost cases, VCCAUX can share a power supply with VCCO.The core voltages, VCCINT, for most Xilinx FPGAs, rangefrom 1.2V to 2.5V. Some mature products have 3V, 3.3Vor 5V core voltages. Table 1 shows the core voltagerequirement for most of the FPGA device families. TypicalI/O voltages (VCCO) vary from 1.2V to 3.3V. The auxiliaryvoltage VCCAUX is 2.5V for Virtex-II Pro and Spartan-3, andis 3.3V for Virtex-II.

标签： Xilinx FPGA DC 输出

上传时间： 2013-10-22

上传用户：liu999666
WP312-Xilinx新一代28nm FPGA技术简介

Xilinx Next Generation 28 nm FPGA Technology Overview Xilinx has chosen 28 nm high-κ metal gate (HKMG) highperformance,low-power process technology and combined it with a new unified ASMBL™ architecture to create a new generation of FPGAs that offer lower power and higher performance. These devices enable unprecedented levels of integration and bandwidth and provide system architects and designers a fully programmable alternative to ASSPs and ASICs.

标签： Xilinx FPGA 312 WP

上传时间： 2014-12-28

上传用户：zhang97080564
WP409利用Xilinx FPGA打造出高端比特精度和周期精度浮点DSP算法实现方案

WP409利用Xilinx FPGA打造出高端比特精度和周期精度浮点DSP算法实现方案： High-Level Implementation of Bit- and Cycle-Accurate Floating-Point DSP Algorithms with Xilinx FPGAs

标签： Xilinx FPGA 409 DSP

上传时间： 2013-11-07

上传用户：defghi010
Xilinx FPGA全局时钟资源的使用方法

目前，大型设计一般推荐使用同步时序电路。同步时序电路基于时钟触发沿设计，对时钟的周期、占空比、延时和抖动提出了更高的要求。为了满足同步时序设计的要求，一般在FPGA设计中采用全局时钟资源驱动设计的主时钟，以达到最低的时钟抖动和延迟。 FPGA全局时钟资源一般使用全铜层工艺实现，并设计了专用时钟缓冲与驱动结构，从而使全局时钟到达芯片内部的所有可配置单元(CLB)、I/O单元 (IOB)和选择性块RAM(Block Select RAM)的时延和抖动都为最小。为了适应复杂设计的需要，Xilinx的FPGA中集成的专用时钟资源与数字延迟锁相环(DLL)的数目不断增加，最新的 Virtex II器件最多可以提供16个全局时钟输入端口和8个数字时钟管理模块(DCM)。与全局时钟资源相关的原语常用的与全局时钟资源相关的Xilinx器件原语包括：IBUFG、IBUFGDS、BUFG、BUFGP、BUFGCE、 BUFGMUX、BUFGDLL和DCM等，如图1所示。

标签： Xilinx FPGA 全局时钟资源

上传时间： 2014-01-01

上传用户：maqianfeng
FPGA／CPLD设计工具——Xilinx ISE使用详解

FPGA／CPLD设计工具——Xilinx ISE使用详解

标签： Xilinx FPGA CPLD ISE

上传时间： 2013-07-15

上传用户：eeworm
Xilinx-FPGA-Matlab-Simulate.rar

这是Matlab实现的非常简单的数字信号调制仿真，用于Xilinx FPGA（ASK, BPSK, FSK, OOK, QPSK）

标签： Xilinx-FPGA-Matlab-Simulate

上传时间： 2013-07-15

上传用户：thh29
FPGA-CPLD设计工具——Xilinx-ISE使用详解-378页-71.7M.pdf

专辑类-可编程逻辑器件相关专辑-96册-1.77G FPGA-CPLD设计工具——Xilinx-ISE使用详解-378页-71.7M.pdf

标签： Xilinx-ISE FPGA-CPLD 71.7 378

上传时间： 2013-04-24

上传用户：yuanyuan123