FIFO

FirstInputFirstOutput的缩写，先入先出队列，这是一种传统的按序执行方法，先进入的指令先完成并引退，跟着才执行第二条指令。

设计FIFO,使用VERILOG的一篇文章

设计FIFO,使用VERILOG的一篇文章

标签： VERILOG FIFO

上传时间： 2016-01-11

上传用户：1159797854
This a CY7C68013 (USB2.0 Chip) Configuration example for Slave FIFO Mode with Sync Signal.

This a CY7C68013 (USB2.0 Chip) Configuration example for Slave FIFO Mode with Sync Signal.

标签： Configuration example C68013 Signal

上传时间： 2013-12-18

上传用户：yxgi5
This an USB2.0 chip CY7C68013 Configuraion Example for Slave FIFO mode with "async" mode.

This an USB2.0 chip CY7C68013 Configuraion Example for Slave FIFO mode with "async" mode.

标签： mode Configuraion Example C68013

上传时间： 2014-06-04

上传用户：ANRAN
ASIC 设计中包存储功能的FIFO

ASIC 设计中包存储功能的FIFO，TCP/IP，以太网2的应用

标签： ASIC FIFO 存储

上传时间： 2016-01-24

上传用户：ikemada
异步FIFO 已上板试过并附测试文件

异步FIFO 已上板试过并附测试文件

标签： FIFO 测试

上传时间： 2013-12-15

上传用户：trepb001
FIFO 经过多次修改及上板调试可放心使用本人也在学习之中

FIFO 经过多次修改及上板调试可放心使用本人也在学习之中

标签： FIFO 修改调试

上传时间： 2014-01-05

上传用户：xuanchangri
自己编写的串口UART发送的Verilog模块。与FIFO连接

自己编写的串口UART发送的Verilog模块。与FIFO连接，可以实现自动连续发送。

标签： Verilog UART FIFO 编写

上传时间： 2013-12-28

上传用户：BIBI
texas instrument CC2400 FIFO Usage

texas instrument CC2400 FIFO Usage

标签： instrument texas Usage 2400

上传时间： 2013-12-30

上传用户：anng
FIFO电路(first in

FIFO电路(first in，first out)，内部藏有１６ｂｉｔ×１６ｗｏｒｄ的Dual port RAM，依次读出已经写入的数据。因为不存在Address输入，所以请自行设计内藏的读写指针。由FIFO电路输出的EF信号(表示RAM内部的数据为空)和FF信号(表示RAM内部的数据为满)来表示RAM内部的状态，并且控制FIFO的输入信号WEN(写使能)和REN(读使能)。以及为了更好得控制FIFO电路，AEF(表示RAM内部的数据即将空)信号也同时输出。

标签： first FIFO in 电路

上传时间： 2016-02-06

上传用户：zhoujunzhen
Synthesizable FIFO Model This example describes a synthesizable implementation of a FIFO. The FIFO

Synthesizable FIFO Model This example describes a synthesizable implementation of a FIFO. The FIFO depth and FIFO width in bits can be modified by simply changing the value of two parameters, `FWIDTH and `FDEPTH. For this example, the FIFO depth is 4 and the FIFO width is 32 bits.

标签： FIFO implementation Synthesizable synthesizable

上传时间： 2016-02-12

上传用户：源弋弋

FIFO

设计FIFO,使用VERILOG的一篇文章

This a CY7C68013 (USB2.0 Chip) Configuration example for Slave FIFO Mode with Sync Signal.

This an USB2.0 chip CY7C68013 Configuraion Example for Slave FIFO mode with "async" mode.

ASIC 设计中包存储功能的FIFO

异步FIFO 已上板试过并附测试文件

FIFO 经过多次修改及上板调试可放心使用本人也在学习之中

自己编写的串口UART发送的Verilog模块。与FIFO连接

texas instrument CC2400 FIFO Usage

FIFO电路(first in

Synthesizable FIFO Model This example describes a synthesizable implementation of a FIFO. The FIFO