* DESCRIPTION: DDS design BY PLD DEVICES.\r\n *\r\n * AUTHOR: Sun Yu\r\n *\r\n * HISTORY: 12/06/2002 \r\n *
标签: DESCRIPTION DEVICES design DDS
上传时间: 2013-09-09
上传用户:jokey075
一个关于allegro常见问题集锦,规那的很详细 希望对大家有所帮助
上传时间: 2013-09-09
上传用户:edisonfather
上传时间: 2013-11-03
上传用户:taox
适用范围: Cadence Allegro 15.2 Mentor CAM350 8.7
上传时间: 2013-11-16
上传用户:洛木卓
Cadence Allegro印制电路板设计610,作为Allegro系统互连设计平台的一个600系列产品,是一个完整的、高性能印制电路板设计套件。通过顶尖的技术,它为创建和编辑复杂、多层、高速、高密度的印制电路板设计提供了一个交互式、约束驱动的设计环境。它允许用户在设计过程的任意阶段定义、管理和验证关键的高速信号,并能抓住今天最具挑战性的设计问题。Allegro印制电路板设计610提高了设计效率和缩短设计周期,让你的产品尽快进入量产。
上传时间: 2013-10-31
上传用户:牧羊人8920
Trademarks: Trademarks and service marks of Cadence Design Systems, Inc. (Cadence) contained in
标签: Allegro-Design-Editor-Tutorial_ad e_tut
上传时间: 2014-08-09
上传用户:龙飞艇
基于CSMC的0.5 μmCMOS工艺,设计了一个高增益、低功耗、恒跨导轨到轨CMOS运算放大器,采用最大电流选择电路作为输入级,AB类结构作为输出级。通过cadence仿真,其输入输出均能达到轨到轨,整个电路工作在3 V电源电压下,静态功耗仅为0.206 mW,驱动10pF的容性负载时,增益高达100.4 dB,单位增益带宽约为4.2 MHz,相位裕度为63°。
上传时间: 2013-11-04
上传用户:xlcky
提出了一种基于gm /ID方法设计的可变增益放大器。设计基于SMIC90nmCMOS工艺模型,可变增益放大器由一个固定增益级、两个可变增益级和一个增益控制器构成。固定增益级对输入信号预放大,以增加VGA最大增益。VGA的增益可变性由两个受增益控制器控制的可变增益级实现。运用gm /ID的综合设计方法,优化了任意工作范围内,基于gm /ID和VGS关系的晶体管设计,实现了低电压低功耗。为得到较宽的增益范围,应用了一种新颖的伪幂指函数。利用Cadence中spectre工具仿真,结果表明,在1.2 V的工作电压下,具有76 dB的增益,控制电压范围超过0.8 V,带宽范围从34 MHz到183.6 MHz,功耗为0.82 mW。
上传时间: 2013-11-10
上传用户:笨小孩
本设计通过采用分割电容阵列对DAC进行优化,在减小了D/A转换开关消耗的能量、提高速度的基础上,实现了一款采样速度为1 MS/s的10-bit单端逐次逼近型模数转换器。使用cadence spectre 工具进行仿真,仿真结果表明,设计的D/A转换器和比较器等电路满足10-bit A/D 转换的要求,逐次逼近A/D转换器可以正常工作。
上传时间: 2013-11-21
上传用户:chukeey
设计了一种用于高速ADC中的高速高增益的全差分CMOS运算放大器。主运放采用带开关电容共模反馈的折叠式共源共栅结构,利用增益提高和三支路电流基准技术实现一个可用于12~14 bit精度,100 MS/s采样频率的高速流水线(Pipelined)ADC的运放。设计基于SMIC 0.25 μm CMOS工艺,在Cadence环境下对电路进行Spectre仿真。仿真结果表明,在2.5 V单电源电压下驱动2 pF负载时,运放的直流增益可达到124 dB,单位增益带宽720 MHz,转换速率高达885 V/μs,达到0.1%的稳定精度的建立时间只需4 ns,共模抑制比153 dB。
上传时间: 2014-12-23
上传用户:jiiszha