实现基于CPLD的CCD采集系统设计源码
上传时间： 2014-01-21
上传用户：klin3139
一个用VHDL编程基于CPLD的EDA实验板开发可以实现顺计时和倒计时的秒表。要求计时的范围为00.0S~99.9S，用三位数码管显示。 （1） 倒计时：通过小键盘可以实现设定计时时间（以秒为单位，最大计时时间为99.9秒）。通过键盘实现计时开始、计时结束。当所设定的倒计时间到达00.0S后，自动停止倒计时，同时响铃。 （2） 顺计时：初始值为00.0S，通过键盘实现开始计时和结束计时功能。计时结束后，显示记录的时间。 （3） 用三个发光二极管正确显示以下状态：倒计时状态、顺计时状态、待机状态。 （4） 每当接收到有效按键时，蜂鸣器发出提示声。 顺计时在一次计时中可以记录三个不同的结束时间，并能通过按键显示三次所记录的时间。
上传时间： 2013-12-01
上传用户：zhangjinzj
FPGA/CPLD 初级教程 适合与初学者
上传时间： 2014-12-03
上传用户：liansi
利用VHDL实现CPLD（EMP240T100C5）的PWM输出
上传时间： 2016-09-18
上传用户：集美慧
利用VHDL实现CPLD（EPM240T100C5）的VGA屏幕输出
上传时间： 2016-09-18
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利用VHDL实现CPLD（EPM240T100C5）的串口接收程序
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上传用户：chfanjiang
利用VHDL实现CPLD（EPM240T100C5）的串口发送程序
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上传用户：h886166
利用Verilig编写CPLD读写EEPROM（74LC21）程序
上传时间： 2016-09-18
上传用户：黄华强
MAX II CPLD具有灵活的可编程接口，合并了分立的FLASH存储器件，能快速和容易地配置FPGA，DSP，ASIC等。本中文手册将让用户对CPLD有一个宏观的认识。
上传时间： 2016-09-18
上传用户：duoshen1989
dp_xiliux 的 CPLD Verilog设计实验,7个LED演示.代码测试通过.
标签： dp_xiliux Verilog CPLD LED
上传时间： 2014-12-20
上传用户：爺的气质
