Altera的DE2开发板上的DM9000A网络FPGA接口及其驱动程序,还有 Demo程序
上传时间: 2016-05-02
上传用户:mikesering
FPGA与CPLD的区别,仅供参考,好东西大家一起享用
上传时间: 2016-05-08
上传用户:a6697238
以两片由TI 公司生产的数字信号处理器TMS320C6203B 为核心,用可编程逻辑阵列CPLD 进行逻辑控 制,采用现场可编程门阵列FPGA 作图像的预处理和进行双数字信号处理器(DSP) 之间的通讯,实现了实时相关的图像 处理。此系统实时性好,可直接利用数字图像的灰度特征,在低信噪比的情况下目标跟踪点漂移小,目标跟踪能够较好 地适应不同灰度分布的背景。
上传时间: 2016-05-11
上传用户:kytqcool
关于在FPGA或CPLD锁相环PLL原理与应用,介绍用FPGA的分频技术.
上传时间: 2016-05-12
上传用户:edisonfather
在FPGA上实现序列机 用的是Altera公司的DE1板子
上传时间: 2016-05-19
上传用户:赵云兴
你相学会CPLD,FPGA,教程,快速,么,你想使用硬件编程语言么.那就看这个吧,只要5分钟.让你入门
上传时间: 2014-01-16
上传用户:zhaoq123
用VHDL语言在CPLD/FPGA上实现浮点运算,资源多多共享,不亦乐乎!
上传时间: 2014-01-21
上传用户:invtnewer
CPLD/FPGA实用手册,新手最爱,MAXplus的包教包会
上传时间: 2016-06-05
上传用户:a3318966
分频器是FPGA设计中使用频率非常高的基本单元之一。尽管目前在大部分设计中还广泛使用集成锁相环(如altera的PLL,Xilinx的DLL)来进行时钟的分频、倍频以及相移设计,但是,对于时钟要求不太严格的设计,通过自主设计进行时钟分频的实现方法仍然非常流行。首先这种方法可以节省锁相环资源,再者,这种方式只消耗不多的逻辑单元就可以达到对时钟操作的目的。 偶数倍分频:偶数倍分频应该是大家都比较熟悉的分频,通过计数器计数是完全可以实现的。如进行N倍偶数分频,那么可以通过由待分频的时钟触发计数器计数,当计数器从0计数到N/2-1时,输出时钟进行翻转,并给计数器一个复位信号,使得下一个时钟从零开始计数。以此循环下去。这种方法可以实现任意的偶数分频。
上传时间: 2016-06-14
上传用户:wpwpwlxwlx
现代通信系统要求通信距离远、通信容量大、传输质量好。作为其关键技术之一的调制解调技术一直是人们研究的一 个重要方向。讨论和仿真实现了基于FPGA的数字化DPSK调制解调系统。用Altera公司的FPGA开发平台Quartus II 3.0实现了一 个对基带信号的DPSK调制解调系统模型的仿真。
上传时间: 2016-06-15
上传用户:shawvi