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用HDL语言编写的通用fifo源码

用HDL语言编写的通用fifo源码，通过对fifo的宽度和深度进行配置，可以产生我们所需要的fifo，还包括fifo的测试程序和仿真Makefile脚本

标签： fifo HDL 语言编写

上传时间： 2014-01-03

上传用户：miaochun888
arm verilog hdl ip core

arm verilog hdl ip core

标签： verilog core arm hdl

上传时间： 2014-01-14

上传用户：wang0123456789
中文版Verilog HDL简明教程第1章简介第2章 HDL指南第3章 Verilog语言要素第4章表达式第5章门电平模型化

中文版Verilog HDL简明教程第1章简介第2章 HDL指南第3章 Verilog语言要素第4章表达式第5章门电平模型化

标签： Verilog HDL 简明教程电平

上传时间： 2015-05-22

上传用户：无聊来刷下
用Verilog HDL 语言编写的播放梁祝的程序

用Verilog HDL 语言编写的播放梁祝的程序

标签： Verilog HDL 语言编写

上传时间： 2015-05-24

上传用户：zuozuo1215
基于地址总线接口的四倍频编码器信号接口的 FPGA实现 Verilog HDL的

基于地址总线接口的四倍频编码器信号接口的 FPGA实现 Verilog HDL的

标签： Verilog FPGA HDL 接口

上传时间： 2014-08-12

上传用户：ayfeixiao
hdl的8051核

hdl的8051核，不知道好不好用大家试试吧。xilinx公司的核

标签： 8051 hdl

上传时间： 2013-12-08

上传用户：jcljkh
UART verilog hdl 实现

UART verilog hdl 实现

标签： verilog UART hdl

上传时间： 2014-01-11

上传用户：PresidentHuang
vhdl和verling hdl 的加法器

vhdl和verling hdl 的加法器

标签： verling vhdl hdl 加法器

上传时间： 2015-06-10

上传用户：qiaoyue
是关于dct的Verilog HDL源代码和测试程序

是关于dct的Verilog HDL源代码和测试程序

标签： Verilog dct HDL 源代码

上传时间： 2014-06-15

上传用户：四只眼
梁祝音乐设计 hdl语言实现很常用

梁祝音乐设计 hdl语言实现很常用

标签： hdl 音乐设计语言

上传时间： 2013-12-29

上传用户：jichenxi0730