wince驱动论文1 学习wince必备
上传时间： 2013-07-20
上传用户：edisonfather
通用的2.1多媒体音箱电原理图。有很多品牌的计算机多媒体音箱使用本图
上传时间： 2013-07-04
上传用户：com1com2
iso13818-1.pdf(英文版) iso13818-1.pdf(英文版)-iso13818-1.pdf(English) iso13818-1.pdf(English) iso13
上传时间： 2013-06-21
上传用户：zl123！@#
altera 的quatus 9.1的破解文档，供大家参考
上传时间： 2013-08-02
上传用户：小杨高1
问题：通过CP343-1模块，如何实现2套S7-300之间的以太网通讯？ 解答： 我们首先搭建一套测试设备，设备的结构图如下： 2套S7-300系统由PS307电源、CPU314C-2DP
上传时间： 2013-08-06
上传用户：qsbbear
成功量产金士顿4G工具SK6281PDT20080123[1]
上传时间： 2013-04-24
上传用户：唐僧他不信佛
卷积码是无线通信系统中广泛使用的一种信道编码方式。Viterbi译码算法是一种卷积码的最大似然译码算法，它具有译码效率高、速度快等特点，被认为是卷积码的最佳译码算法。本文的主要内容是在FPGA上实现约束长度为9，码率为1/2，采用软判决方式的Viterbi译码器。 本文首先介绍了卷积码的基本概念，阐述了Viterbi算法的原理，重点讨论了决定Viterbi算法复杂度和译码性能的关键因素，在此基础上设计了采用“串-并”结合运算方式的Viterbi译码器，并在Altera EP1C20 FPGA芯片上测试通过。本文的主要工作如下： 1.对输入数据采用了二比特四电平量化的软判决方式，对欧氏距离的计算方法进行了简化，以便于用硬件电路方式实现。 2.对ACS运算单元采用了“串-并”结合的运算方式，和全并行的设计相比，在满足译码速度的同时，节约了芯片资源。本文中提出了一种路径度量值存储器的组织方式，简化了控制模块的逻辑电路，优化了系统的时序。 3.在幸存路径的选择输出上采用了回溯译码方法，与传统的寄存器交换法相比，减少了寄存器的使用，大大降低了功耗和设计的复杂度。 4.本文中设计了一个仿真平台，采用Modelsim仿真器对设计进行了功能仿真，结果完全正确。同时提出了一种在被测设计内部插入监视器的调试方法，巧妙地利用了Matlab算法仿真程序的输出结果，提高了追踪错误的效率。 5.该设计在Altera EP1C20 FPGA芯片上通过测试，最大运行时钟频率110MHz，最大译码输出速率10.3Mbps。 本文对译码器的综合结果和Altera设计的Viterbi译码器IP核进行了性能比较，比较结果证明本文中设计的Viterbi译码器具有很高的工程实用价值。
上传时间： 2013-07-23
上传用户：叶山豪
周立功ucosII微小内核1，各方面都做了详细的介绍。
上传时间： 2013-06-20
上传用户：Minly
ISE10.1注册码/序列号/ID 分享给大家 我就是用的这个 哈
上传时间： 2013-05-25
上传用户：lvzhr
UCGUI中文说明书《完整合并版》[1].pdf
上传时间： 2013-05-27
上传用户：归海惜雪
