由寄存器,全加器,移位寄存器,计数器,触发器和门电路构成补码一位除法器,将开关设定的补码形式出现的除数,被除数存入相应寄存器中.能用单脉冲按步演示运算全过程.
上传时间： 2013-12-24
上传用户：bjgaofei
利用Matlab编写求取4级移位寄存器的M序列 设初始序列为:1 1 1 1 通过一个四级的移位寄存器,其中在第三级有负反馈(一个模二加法),即将序列的第三位和第四位相加(如序列1 1 1 1经移位寄存器第一次移位后为0 1 1 1)的值再赋到第一位. 序列的周期为16.
上传时间： 2016-02-14
上传用户：tfyt
高性能、低功耗的 AVR® 8 位微处理器 • 先进的 RISC 结构 – 133 条指令 – 大多数可以在一个时钟周期内完成 – 32 x 8 通用工作寄存器 + 外设控制寄存器 – 全静态工作 – 工作于16 MHz 时性能高达16 MIPS
上传时间： 2016-08-11
上传用户：赵云兴
伪随机序列产生器－代进位反馈移位寄存器，verilog hdl 原代码。
上传时间： 2014-09-05
上传用户：xymbian
伪随机序列产生器－filtered 代进位反馈移位寄存器，verilog hdl 原代码。
上传时间： 2016-12-04
上传用户：爱死爱死
伪随机序列产生器－代进位反馈移位寄存器，matlab 原代码。
上传时间： 2016-12-04
上传用户：520
伪随机序列产生器－filtered 代进位反馈移位寄存器，matlab 原代码。
上传时间： 2016-12-04
上传用户：iswlkje
改程序的设计的是带有并行置位的移位寄存器
上传时间： 2013-12-27
上传用户：冇尾飞铊
并入串出移位寄存器和8路并行输出串行移位寄存器的VHDL代码，经Quartus II 5.1验证可用
上传时间： 2013-12-26
上传用户：D&L37
16位带有并行预置功能的右移移位寄存器，CLK1是时钟信号， LOAD是并行数据使能信号，QB是串行输出端口
上传时间： 2013-04-24
上传用户：diamondsGQ
