的中英文版本切换 第 3 讲 系统常用参数的推荐设置 第 4 讲 原理图系统参数的设置 第 5 讲 PCB 系统参数的设置 第 6 讲 系统参数的保存与调用 第 7 讲 Altium 导入及导出插件的安装 第 8 讲 电子设计流程概述 第 9 讲 工程文档介绍及工程的创建 第 10 讲 添加或移除已存在文件到工程第二部分 元件库（原理图库）创建第 11 讲 元件符号的概述 第 12 讲 单部件元件符号的绘制（实例：电容、ADC08200） 第 13 讲 子件元件符号的绘制（实例：放大器创建） 第 14 讲 已存在原理图自动生成元件库 第 15 讲 元件库的拷贝 第 16 讲 元件的检查与报告 第三部分 原理图的绘制 第 17 讲 原理图页的大小设置 第 18 讲 原理图格点的设置 第 19 讲 原理模板的应用 第 20 讲 放置元件（器件） 第 21 讲 元件属性的编辑 第 22 讲 元件的选择、移动、旋转及镜像 第 23 讲 元件的复制、剪切及粘贴 第 24 讲 元件的排列与对齐 第 25 讲 绘制导线及导线的属性设置 第 26 讲 放置网络标号链接 第 27 讲 页连接符的说明及使用 第 28 讲 总线的放置 第 29 讲 放置差分标示 第 30 讲 放置 NO ERC 检测点第 31 讲 非电气对象的放置（辅助线、文字、注释） 第 32 讲 元件的重新编号排序 第 33 讲 原理图元件的跳转与查找 第 34 讲 层次原理图的设计 第 35 讲 原理图的编译与检查 第 36 讲 BOM 表的导出 第 37 讲 原理图的 PDF 打印输出 第 38 讲 原理图常用设计快捷命令汇总 第 39 讲 实例绘制原理图--AT89C51 （130 讲素材） 第四部分 PCB 库的设计 第 40 讲 PCB 封装的组成元素 第 41 讲 2D 标准封装创建 第 42 讲 异形焊盘封装创建 第 43 讲 PCB 文件自动生成 PCB 库 第 44 讲 PCB 封装的拷贝 第 45 讲 PCB 封装的检查与报告 第 46 讲 3D PCB 封装的创建 第 47 讲 集成库的创建及安装 第五部分 PCB 流程化设计常用操作 第 48 讲 PCB 界面窗口及操作命令介绍 第 49 讲 常用 PCB 快捷键的介绍
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上传时间： 2021-10-26
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第1章 初识C语言第2章 C语言概述第3章 数据和C第4章 字符串和格式化输入/输出第5章运算符、表达式和语句第6章 C控制语句：循环第7章 C控制语句：分支和跳转第8章 字符输入/输出和输入验证第9章 函数第10章 数组和指针第11章 字符串和字符串函数第12章 存储类别、链接和内存管理第13章 文件输入/输出第14章 结构和其他数据形式第15章 位操作第16章 C预处理器和C库第17章 高级数据表示
标签： C语言
上传时间： 2021-11-02
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51单片机入门教程30课软件工程源码+文档说明51单片机入门例程TXT第01课，了解单片机及单片机的控制原理和DX516的用法，控制一个L第02课，用指令方式延时闪烁LED灯第03课，跑马灯试验第04课，读IO，用按钮控制点灯第05课，标记的用法，用一个按键控制1个LED灯的亮灭第06课，用定时器中断闪灯，定时器中断的学习第07课，精确定时1秒钟闪灯第08课，定时器中断跑马灯第09课，自动变速的跑马灯试验第10课，4个按键4级变速的跑马灯试验第11课，一个按键控制的10级变速跑马灯试验第12课，可编程自动控制跑马灯第13课，用外中断方式读按键，控制灯的亮灭第14课，模拟PWM输出控制灯的10个亮度级别第15课，写一个字节到24c02中第16课，读一个24c02字节，读出上一课写入的字节来验证第17课，写入按键次数到24c02，并读出来显示在4个LED上第18课，嘀声报警信号输出试验第19课，嘀嘀嘀间断声光报警信号试验第20课，变频声救护车报警信号输出试验第21课，按键音试验第22课，音阶声音输出试验第23课，按键控制音阶声音输出（电子琴）第24课，单个按键控制多个音阶声音输出第25课，乐谱方式输入的音乐播放第26课，亮灯倒计时10秒，开始播放音乐第27课，三个按键选择三首不同的音乐播放第28课，一个按键选择播放六首音乐第29课，本课试验写老鼠爱大米的乐谱到24c02中第30课，从24c02中读出音乐来并播放音乐
标签： 51单片机
上传时间： 2021-11-10
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基于JAVA的飞机订票系统软件源码+论文文档资料说明:《网上机票预订系统》本是在Internet环境下运行的，但根据课程需求在此我们先将它做为一个c/s程序。该项软件开发的意图是为了方便航空公司进行乘客预定票的管理，减少管理中出现的麻烦，它主要在某一航空公司内部进行使用，再加之这是一项独立的软件，全部内容自含，所以不会涉及到与其它系统、产品的联系和接口问题。 2.2 用户特点管理员(维护人员)：熟练掌握Java语言。熟悉掌握 sql语句的使用。 普通用户：能够熟练地使用桌面程序，有一定的电脑基础。 2.3 假定和约束普通管理员，只能对库（航班库和客户库）中的信息进行查询操作；超级管理员，可以根据具体需要进行适当的数据管理（增、删、改、更）。客户只能对航班信息库中的内容进行查询操作，客户进入到页面之后在不进行登录的情况下只能进行航班信息查询操作，要预订机票就必须要先注册登录提交自己的基本信息；系统会根据管理员和客户的各种操作做出相应的返回信息进行提示。第三章 需求规定3.1系统功能需求本系统用于远程机票预订，包括远程航班信息查询、机票预订与确认等；主要分为四大功能：查询、订票、退票和管理。 管理员登录、注销 到系统并进行插入、删除、更新以及查看机票后台数据库操作插入：机票的插入可以按照航班号、班期、公司、座位号、起飞地以及抵达地等等插入数据库。 删除：机票可以按照航班号、起止城市、星期进行删除3.1.1客户端系统功能 1.普通用户： 查询：根据航班号、航空公司以及目的地查询出票类信息订票： 根据出发日期和第一航班号预订机票，机票类型分为单程和往返，一份订单可订多张机票 。 退票：要填写订单号、身份证、客户姓名以及航班信息等等。后台管理系统： 航班动态：可以根据出发城市、到达城市(或者是航班号)查看这个航班的最新动态 2.机场人员： 查询：根据航班号、航空公司以及目的地查询出票类信息订票： 根据出发日期和第一航班号预订机票，机票类型分为单程和往返，一份订单可订多张机票 。 退票：要填写订单号、身份证、客户姓名以及航班信息等等。后台管理系统： 销售统计：根据年份、月份统计总共买出的票数 后台管理：管理员可以根据总部要求去创建航班、取消航班、航班查询 下面以结构图来描述机票预定系统的软件总体结构 3.1.2 服务器端系统功能 查询：当有旅客查询机票时，接收其数据信息，并能返回查询结果 统计：对售出的机票作
上传时间： 2021-11-12
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TwinCAT 3 入门教程Version 4.13毕孚自动化设备贸易（上海）有限公司2020 年 10 月前言TwinCAT3 是基于 PC 的控制软件并且它开启了一个新的时代，是倍福公司历史上又一个里程碑。特别是在高效的工程领域中 TwinCAT3 将模块化思想以及其灵活的软件架构，融入到整个平台。几乎每一种控制应用程序都能在 TwinCAT3 中实现。从印刷设备、木工设备、塑料机械或门窗设备、风力发电机和实验台，亦或是楼宇，诸如剧院，以及运动场，一切都可以通过 TwinCAT3 实现自动化。用户可以选择不同的编程语言来实现这些应用。除了经典的 PLC 编程语言的IEC 61131-3，用户现在也可以用高级语言 C 或 C++，以及 MATLAB®/ Simulink®。整合了运动功能从而简化了工程项目，以及全新的安全应用编辑更加人性化。这些以及更多的特性都证明了为什么 TwinCAT3 也名为扩展的自动化。本书针对任何想要学习倍福 TwinCAT3 软件如何实现基于 PC 控制编程的读者，阅读本书需要预先具备 IEC61131-3，C/C++或 MATLAB®/ Simulink®中至少一种编程语言的知识。本书内容的架构安排如下：第一章介绍 TwinCAT3 软件架构，如何选择合适的 Visual Studio，以及如何安装帮助系统。第二章介绍了 TwinCAT3 试用版授权以及完整版授权激活方式，同时介绍了两种全新硬件授权设备的介绍和使用。第三章介绍了 TwinCAT3 中如何扫描硬件，以及虚拟层和物理层直接的连接如何实现。第四章围绕 IEC61131-3 的概念展开了说明，讲述了 IEC61131-3 标准的核心概念，语法以及 IEC61131-3 新标准扩充的部分。第五章介绍如何创建一个 TwinCAT3 项目，并且选择 ST（结构文本）语言进行简单编程，调用功能块，在线检测与调试的过程。第六章介绍如何选择 PLC 中自带的 HMI 功能编辑一个完整的界面，并且实现全屏显示，用户管理，网页浏览等功能。第七章全面介绍 TwinCAT3 中 Measurement 功能的使用，包括如何创建一个
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上传时间： 2021-12-17
上传用户：shjgzh
基于FPGA设计的字符VGA LCD显示实验Verilog逻辑源码Quartus工程文件+文档说明,通过字符转换工具将字符转换为 8 进制 mif 文件存放到单端口的 ROM IP 核中，再从ROM 中把转换后的数据读取出来显示到 VGA 上，FPGA型号Cyclone4E系列中的EP4CE6F17C8，Quartus版本17.1。module top( input clk, input rst_n, //vga output output vga_out_hs, //vga horizontal synchronization output vga_out_vs, //vga vertical synchronization output[4:0] vga_out_r, //vga red output[5:0] vga_out_g, //vga green output[4:0] vga_out_b //vga blue );wire video_clk;wire video_hs;wire video_vs;wire video_de;wire[7:0] video_r;wire[7:0] video_g;wire[7:0] video_b;wire osd_hs;wire osd_vs;wire osd_de;wire[7:0] osd_r;wire[7:0] osd_g;wire[7:0] osd_b;assign vga_out_hs = osd_hs;assign vga_out_vs = osd_vs;assign vga_out_r = osd_r[7:3]; //discard low bit dataassign vga_out_g = osd_g[7:2]; //discard low bit dataassign vga_out_b = osd_b[7:3]; //discard low bit data//generate video pixel clockvideo_pll video_pll_m0( .inclk0 (clk ), .c0 (video_clk ));color_bar color_bar_m0( .clk (video_clk ), .rst (~rst_n ), .hs (video_hs ), .vs (video_vs ), .de (video_de ), .rgb_r (video_r ), .rgb_g (video_g ), .rgb_b (video_b ));osd_display osd_display_m0( .rst_n (rst_n ), .pclk (video_clk ), .i_hs (video_hs ), .i_vs (video_vs ), .i_de (video_de ), .i_data ({video_r,video_g,video_b} ), .o_hs (osd_hs ), .o_vs (osd_vs ), .o_de (osd_de ), .o_data ({osd_r,osd_g,osd_b} ));endmodule
上传时间： 2021-12-18
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基于FPGA设计的vga显示测试实验Verilog逻辑源码Quartus工程文件+文档说明，FPGA型号Cyclone4E系列中的EP4CE6F17C8，Quartus版本17.1。module top( input clk, input rst_n, //vga output output vga_out_hs, //vga horizontal synchronization output vga_out_vs, //vga vertical synchronization output[4:0] vga_out_r, //vga red output[5:0] vga_out_g, //vga green output[4:0] vga_out_b //vga blue );wire video_clk;wire video_hs;wire video_vs;wire video_de;wire[7:0] video_r;wire[7:0] video_g;wire[7:0] video_b;assign vga_out_hs = video_hs;assign vga_out_vs = video_vs;assign vga_out_r = video_r[7:3]; //discard low bit dataassign vga_out_g = video_g[7:2]; //discard low bit dataassign vga_out_b = video_b[7:3]; //discard low bit data//generate video pixel clockvideo_pll video_pll_m0( .inclk0(clk), .c0(video_clk));color_bar color_bar_m0( .clk(video_clk), .rst(~rst_n), .hs(video_hs), .vs(video_vs), .de(video_de), .rgb_r(video_r), .rgb_g(video_g), .rgb_b(video_b));endmodule
标签： fpga vga显示 verilog quartus
上传时间： 2021-12-19
上传用户：kingwide
FPGA片内FIFO读写测试Verilog逻辑源码Quartus工程文件+文档说明，使用 FPGA 内部的 FIFO 以及程序对该 FIFO 的数据读写操作。FPGA型号Cyclone4E系列中的EP4CE6F17C8，Quartus版本17.1。timescale 1ns / 1ps//////////////////////////////////////////////////////////////////////////////////module fifo_test( input clk, //50MHz时钟 input rst_n //复位信号，低电平有效 );//-----------------------------------------------------------localparam W_IDLE = 1;localparam W_FIFO = 2; localparam R_IDLE = 1;localparam R_FIFO = 2; reg[2:0] write_state;reg[2:0] next_write_state;reg[2:0] read_state;reg[2:0] next_read_state;reg[15:0] w_data; //FIFO写数据wire wr_en; //FIFO写使能wire rd_en; //FIFO读使能wire[15:0] r_data; //FIFO读数据wire full; //FIFO满信号 wire empty; //FIFO空信号 wire[8:0] rd_data_count; wire[8:0] wr_data_count; ///产生FIFO写入的数据always@(posedge clk or negedge rst_n)begin if(rst_n == 1'b0) write_state <= W_IDLE; else write_state <= next_write_state;endalways@(*)begin case(write_state) W_IDLE: if(empty == 1'b1) //FIFO空， 开始写FIFO next_write_state <= W_FIFO; else next_write_state <= W_IDLE; W_FIFO: if(full == 1'b1) //FIFO满 next_write_state <= W_IDLE; else next_write_state <= W_FIFO; default: next_write_state <= W_IDLE; endcaseendassign wr_en = (next_write_state == W_FIFO) ? 1'b1 : 1'b0; always@(posedge clk or negedge rst_n)begin if(rst_n == 1'b0) w_data <= 16'd0; else if (wr_en == 1'b1) w_data <= w_data + 1'b1; else w_data <= 16'd0; end///产生FIFO读的数据always@(posedge clk or negedge rst_n)begin if(rst_n == 1'b0) read_state <= R_IDLE; else read_state <= next_read_state;endalways@(*)begin case(read_state) R_IDLE: if(full == 1'b1) //FIFO满, 开始读FIFO next_read_state <= R_FIFO; else next_read_state <= R_IDLE; R_FIFO: if(empty == 1'b1)
上传时间： 2021-12-19
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华大HC32L136额温枪方案，包含AD设计的原理图+PCB+BOM+软件程序及调试注意说明，采用模拟热电堆传感器。拿到即可以量产，详细的电路调试说明及参数调整，2层板设计，大小为77x28mm, 双面布局布线，AD设计的工程文件，包括完整的原理图和PCB文件，可以做为你的设计参考。
上传时间： 2022-01-11
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P P I I CK I I T T3 3 使用 说明--- - 连机 、 脱 机操作试用 MPLAB IDE 软件一 、 P P I I C CK K I I T3 接 口说 明, , 硬 件 二 、 P P I I C CK K I I T3 连 接 电脑 MPL L AB I I DE 联机三 、 联机四 、联机读芯片程序五 、 脱机 烧写 调试
上传时间： 2022-03-24
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