专辑类-国标类相关专辑-313册-701M 电气制图及相关标准汇编-电气文件编制及相关标准汇编-451页-9.0M.pdf
上传时间： 2013-04-24
上传用户：amwfhv
专辑类-国标类相关专辑-313册-701M GB-17761-1999-电动自行车通用技术条件.pdf
上传时间： 2013-06-24
上传用户：sz_hjbf
专辑类-国标类相关专辑-313册-701M GB-T2820.9-1997-机械振动的测量和评估.pdf
上传时间： 2013-04-24
上传用户：270189020
专辑类-国标类相关专辑-313册-701M 称重显示控制器-GB-7724-1999.pdf
上传时间： 2013-06-26
上传用户：yjmyjm
专辑类-网络及电脑相关专辑-114册-4.31G C#-软件项目开发全程剖析-482页-9.1M.pdf
上传时间： 2013-06-27
上传用户：731140412
proteus 6.9.4版，尽管最新的版到了7.6，但是有些文件可能必须要6.9版的软件才能打开，我当时找有点费劲，找到后大家共享吧-proteus 6.9.4 version
标签： Proteus
上传时间： 2013-07-31
上传用户：gundan
altera 的quatus 9.1的破解文档，供大家参考
上传时间： 2013-08-02
上传用户：小杨高1
卷积码是无线通信系统中广泛使用的一种信道编码方式。Viterbi译码算法是一种卷积码的最大似然译码算法，它具有译码效率高、速度快等特点，被认为是卷积码的最佳译码算法。本文的主要内容是在FPGA上实现约束长度为9，码率为1/2，采用软判决方式的Viterbi译码器。 本文首先介绍了卷积码的基本概念，阐述了Viterbi算法的原理，重点讨论了决定Viterbi算法复杂度和译码性能的关键因素，在此基础上设计了采用“串-并”结合运算方式的Viterbi译码器，并在Altera EP1C20 FPGA芯片上测试通过。本文的主要工作如下： 1.对输入数据采用了二比特四电平量化的软判决方式，对欧氏距离的计算方法进行了简化，以便于用硬件电路方式实现。 2.对ACS运算单元采用了“串-并”结合的运算方式，和全并行的设计相比，在满足译码速度的同时，节约了芯片资源。本文中提出了一种路径度量值存储器的组织方式，简化了控制模块的逻辑电路，优化了系统的时序。 3.在幸存路径的选择输出上采用了回溯译码方法，与传统的寄存器交换法相比，减少了寄存器的使用，大大降低了功耗和设计的复杂度。 4.本文中设计了一个仿真平台，采用Modelsim仿真器对设计进行了功能仿真，结果完全正确。同时提出了一种在被测设计内部插入监视器的调试方法，巧妙地利用了Matlab算法仿真程序的输出结果，提高了追踪错误的效率。 5.该设计在Altera EP1C20 FPGA芯片上通过测试，最大运行时钟频率110MHz，最大译码输出速率10.3Mbps。 本文对译码器的综合结果和Altera设计的Viterbi译码器IP核进行了性能比较，比较结果证明本文中设计的Viterbi译码器具有很高的工程实用价值。
上传时间： 2013-07-23
上传用户：叶山豪
Altium_Designer6.9教程Altium_Designer6.9教程Altium_Designer6.9教程Altium_Designer6.9教程Altium_Designer6.9教程
标签： Altium_Designer 6.9 教程
上传时间： 2013-07-21
上传用户：kkchan200
PADS9.2、9.3破解不再难，本人总结最简破解之法，相信你一定需要。
上传时间： 2013-08-01
上传用户：yuanyuan123
