手把手教你学CPLD/FPGA与单片机联合设计（前3章） 作者：周兴华；出版社： 北京航空航天大学出版社 内容简介：本书以实践（实验）为主线，以生动短小的实例为灵魂，穿插介绍了Verilog HDL语言的语法及Altera公司的EPM7128S（或Atmel公司的ATFl508A5）设计开发编程。理论与实践紧密结合，由浅入深、循序渐进地引导读者进行学习、实验，这样读者学得进、记得牢，不会产生畏难情绪，无形之中就掌握了 CPLD／FPGA的联合设计。
上传时间： 2013-10-20
上传用户：xjz632
Altera可重配置PLL使用手册0414-3。
上传时间： 2013-11-08
上传用户：秦莞尔w
This application note provides a detailed description of the Spartan™-3 configurationarchitecture. It explains the composition of the bitstream file and how this bitstream isinterpreted by the configuration logic to program the part. Additionally, a methodology ispresented that will guide the user through the readback process. This information can be usedfor partial reconfiguration or partial readback.
上传时间： 2013-11-05
上传用户：透明的心情
The introduction of Spartan-3™ devices has createdmultiple changes in the evolution of embedded controldesigns and pushed processing capabilities to the “almostfreestage.” With these new FPGAs falling under $20, involume, with over 1 million system gates, and under $5for 100K gate-level units, any design with programmablelogic has a readily available 8- or 16-bit processor costingless than 75 cents and 32-bit processor for less than $1.50.
上传时间： 2013-12-10
上传用户：zgu489
XAPP520将符合2.5V和3.3V I/O标准的7系列FPGA高性能I/O Bank进行连接 The I/Os in Xilinx® 7 series FPGAs are classified as either high range (HR) or high performance (HP) banks. HR I/O banks can be operated from 1.2V to 3.3V, whereas HP I/O banks are optimized for operation between 1.2V and 1.8V. In circumstances that require an HP 1.8V I/O bank to interface with 2.5V or 3.3V logic, a range of options can be deployed. This application note describes methodologies for interfacing 7 series HP I/O banks with 2.5V and 3.3V systems
上传时间： 2013-11-19
上传用户：yyyyyyyyyy
摘要:本应用指南提供了一种方法可从3.3V接口对Spartan™-3和Spartan-3L FPGA进行配置。它针对每种配置模式都提供了一组经验证的连接框图。这些框图是完整且可直接使用的解决方案。
上传时间： 2013-11-17
上传用户：AISINI005
PCIE 3.0相对于它的前一代PCIE 2.0的最主要的一个区别是速率由5GT/s提升到了8GT/s。为了保证数据传输密度和直流平衡以及时钟恢复，PCIE 2.0中使用了8B/10B编码，即将每8位有效数据编码为10位数据进行传输，这样链路中将会有20%信息量是无效的，即使得链路的最大传输容量打了20%的折扣。而速率提升的目的是为了更快的传输数据，编码方式也不可或缺，因此在PCIE 3.0中还通过使用128B/130B的编码方式（无效信息量减低为1.5625%），同时使用加扰的方式（即数据流先和一个多项式异或得到一个更加随机性的数据，到接收端使用同样的多项式将其恢复出来）来实现数据传输密度和直流平衡以及时钟恢复的实现。
上传时间： 2014-12-29
上传用户：shaojie2080
本文以对步伐特征的研究为基础，描述一个采用3轴加速度计ADXL345的全功能计步器参考设计，它能辨别并计数步伐，测量距离、速度甚至所消耗的卡路里。 ADXL345专有的（正在申请专利）片内32级先进先出(FIFO)缓冲器可以存储数据，并执行计步器应用的相关操作，从而最大程度地减少主处理器干预，为便携式设备节省宝贵的系统功率。其13位分辨率(4 mg/LSB)甚至允许计步器以合理的精度测量超低速步行（每步加速度变化约55 mg）。
上传时间： 2013-12-22
上传用户：wff
课程将讨论MAG3110 3轴磁力传感器在移动应用领域的使用情况。您将学习磁传感器的主要规范及向移动设备添加eCompass解决方案通常会遇到的挑战。与会者将有机会使用 MAG3110+MMA8451传感器工具箱在现场实践评估。
上传时间： 2013-11-03
上传用户：tyler
Cadence_Allegro_SPB_16.3安装说明.pdf
标签： Cadence_Allegro_SPB 16.3 安装说明
上传时间： 2013-11-15
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