无线电通信网络中的远程收发器使用自己的独立时钟源。因此,这些收发器容易产生频率误差。当发射机启动通信链路时,关联的接收机需要在数据包的前同步码阶段校正这些误差,以确保正确的解调
上传时间: 2013-10-20
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目前的有源电力滤波器通常是采用基于瞬时无功功率理论的谐波电流检测方法。其中的ip-iq算法需要用到与电网电压同步的正余弦信号,即与电网电压同频同相的标准正余弦信号。该信号的获取可以采用锁相环加正余弦函数发生器的方法,也可采用软件查表的方法。本设计采用全硬件电路完成,即通过锁相环加正弦函数发生器的方法,可自动实时跟踪电网电压的频率和相位,不占用微处理器的软、硬件资源,大大降低了谐波检测算法编程的复杂度。
上传时间: 2013-10-22
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为满足三维大地电磁勘探技术对多个采集站的同步需求,基于FPGA设计了一种晶振频率校准系统。系统可以调节各采集站的恒温压控晶体振荡器同步于GPS,从而使晶振能够输出高准确度和稳定度的同步信号。系统中使用FPGA设计了高分辨率的时间间隔测量单元,达到0.121 ns的测量分辨率,能对晶振分频信号与GPS秒脉冲信号的时间间隔进行高精度测量,缩短了频率校准时间。同时在FPGA内部使用PicoBlaze嵌入式软核处理器监控系统状态,并配合滑动平均滤波法对测量得到的时间间隔数据实时处理,有效地抑制了GPS秒脉冲波动对频率校准的影响。
上传时间: 2013-10-17
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在数字接收机中,为了在抽样判决时刻准确判决发送过来的码元,需要提供一个确定抽样判决时刻的定时脉冲序列。这个定时脉冲序列的重复频率必须与发送的数码脉冲序列一致(即接收、发送双方必须同步,具有相同的主频率),同时在最佳判决时刻对接收码元进行抽样判决。这样的定时脉冲序列称为码元同步。
上传时间: 2013-10-16
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为满足三维大地电磁勘探技术对多个采集站的同步需求,基于FPGA设计了一种晶振频率校准系统。系统可以调节各采集站的恒温压控晶体振荡器同步于GPS,从而使晶振能够输出高准确度和稳定度的同步信号。系统中使用FPGA设计了高分辨率的时间间隔测量单元,达到0.121 ns的测量分辨率,能对晶振分频信号与GPS秒脉冲信号的时间间隔进行高精度测量,缩短了频率校准时间。同时在FPGA内部使用PicoBlaze嵌入式软核处理器监控系统状态,并配合滑动平均滤波法对测量得到的时间间隔数据实时处理,有效地抑制了GPS秒脉冲波动对频率校准的影响。
上传时间: 2013-11-17
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摘 要 文章介绍了直接数字频率合成器(DDS)的组成及工作原理,描述了DDS芯片 AD9852的功能特性,同时给出了AD9852在本地同步时钟中的应用。 关键词 DDS AD9852 同步时钟
上传时间: 2015-11-30
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PS/2通讯协议是一种双向同步串行通讯协议。通讯的两端通过Clock(时钟脚)同步,并通过Data(数据脚)交换数据。任何一方如果想抑制另外一方通讯时,只需要把Clock(时钟脚)拉到低电平。一般两设备间传输数据的最大时钟频率是33kHz,大多数PS/2设备工作在10~20kHz。推荐值在15kHz左右,也就是说,Clock(时钟脚)高、低电平的持续时间都为40μs。每一数据帧包含11~12个位。
上传时间: 2014-01-15
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FIFO(先进先出队列)通常用于数据的缓存和用于容纳异步信号的频率或相位的差异。本FIFO的实现是利用 双口RAM 和读写地址产生模块来实现的.FIFO的接口信号包括异步的写时钟(wr_clk)和读时钟(rd_clk)、 与写时钟同步的写有效(wren)和写数据(wr_data) 、与读时钟同步的读有效(rden)和读数据(rd_data) 为了实现正确的读写和避免FIFO的上溢或下溢,给出与读时钟和写时钟分别同步的FIFO的空标志(empty)和 满标志(full)以禁止读写操作。
上传时间: 2014-01-25
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数字频率计的设计可以分为测量计数和显示。其测量的基本原理是计算一定时间内待测信号的脉冲个数,这就要求由分频器产生标准闸门时间信号,计数器记录脉冲个数,由控制器对闸门信号进行选择,并对计数器使能断进行同步控制。控制器根据闸门信号确定最佳量程。
上传时间: 2014-01-19
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产生编码解码时使用的clk_1以及频率为它31倍的clk_31信号。 //产生M序列的发送信号indata(随机),并且将接收到的解码信号(decode)进行比较。 //发送的头10个信号为1,第11个为0,在解码的开始时期进行同步判断时用到。
上传时间: 2014-01-10
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