随着计算机技术的发展，嵌入式系统己成为计算机领域的一个重要组成部分。而采用ARM微处理器作为硬件基础和μC/OS-Ⅱ作为嵌入式操作系统被广泛的应在各种嵌入式应用系统中。而随着网络化、信息化时代的来临，嵌入式设备的网络互联己经成为必然趋势。它通过现有嵌入式系统，增加网络接入能力，使嵌入式设备直接接入Internet。本课题采用SkyEye模拟的AT9lEV40开发板作为硬件开发平台，采用嵌入式实时操作系统μ C/OS-Ⅱ为软件开发平台，研究嵌入式TCP/IP协议栈。 本文首先对ARM微处理器和μ C/OS-Ⅱ进行了介绍；研究和探讨了μC/OS-Ⅱ在ARM架构上的移植方案，并就其关键技术部分，结合实现代码进行了阐述并提出了移植过程中要注意的问题。接着本文分层介绍TCP/IP协议栈，主要讲述各个分层及其所属的协议，报文格式等：并针对嵌入式系统的特点，对TCP/IP协议进行合理的简化，使之实现了TCP/IP协议簇的一些协议如：ARP，IP，ICMP，UDP，TCP和HTTP。同时研究了嵌入式TCP/IP协议栈LwIP的特性，分析了它的进程模型、数据包结构、工作流程、目录结构、应用程序接口。研究了将LWIP移植到μC/OS-Ⅱ系统上，实现嵌入式系统的网络联接，并用ping命令和一个简单静态网页的访问验证了网络功能的实现。
上传时间： 2013-08-01
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本文设计的井下网络分站作为“煤矿安全自动检测、监控及管理系统”的一个重要的组成部分，以ARM微控制器为核心，以操作系统μC/OS-Ⅱ为操作平台，采用TCP/IP协议栈实现了分站的网络通信功能，很好的解决了当前煤矿企业安全监控系统通信协议不一致的问题。 在硬件方面，严格按照《煤矿安全监控系统通用技术要求》完成了监控分站的总体硬件设计，并通过驱动网卡芯片RTL8019AS实现了以太网连接。选用PHILIPS的32位ARM芯片LPC2214作为分站的控制芯片，它带有16KB的静态RAM和256KB的高速FLASH，包含8路10位A/D，还有多个串行接口，可使用的GPIO高达76个(使用了外部存储器)，很好了满足了分站外接传感器的多样化要求。在人机对话方面，系统扩展了128×64的液晶和1×4的键盘。在通信方面，采用TCP/IP协议与地面主机进行通信，将各种参数传送到地面主机进行复杂的运算处理。 在软件方面，介绍了嵌入式操作系统μC/OS-Ⅱ的移植过程，并在此基础上分析了TCP/IP协议栈的实现；制定了统一的数据交换格式；通信过程中采用了标准的TCP/IP协议；详细介绍了几个主要程序模块的编程思路，如LCD显示、外部输入频率信号的计数及数据存储，并给出了在实际编程过程中遇到的问题及解决方法。 本监控分站根据《本质安全型“i”》标准将外部接入设备和分站作了电气隔离，该分站具有2路A/D数据采集；6路光电隔离数字量输入；2路光电隔离数字量输出对外部设备进行远程管理和控制；人机接口提供人机交互界面，提供按键操作和数据显示；RS485通信接口负责与外界设备进行通信；网络通信接口负责为各种监测监控系统提供兼容的接入接口；非易失性铁电存储器作为数据存储区以保证掉电后存储数据不丢失。
上传时间： 2013-04-24
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由于信道中存在干扰,数字信号在信道中传输的过程中会产生误码.为了提高通信质量,保证通信的正确性和可靠性,通常采用差错控制的方法来纠正传输过程中的错误.本文的目的就是研究如何通过差错控制的方法以提高通信质量,保证传输的正确性和可靠性.重点研究一种信道编解码的算法和逻辑电路的实现方法,并在硬件上验证,利用码流传输的测试方法,对设计进行测试.在以上的研究基础之上,横向扩展和课题相关问题的研究,包括FPGA实现和高速硬件电路设计等方面的研究. 纠错码技术是一种通过增加一定的冗余信息来提高信息传输可靠性的有效方法.RS码是一种典型的纠错码,在线性分组码中,它具有最强的纠错能力,既能纠正随机错误,也能纠正突发错误.在深空通信,移动通信以及数字视频广播等系统中具有广泛的应用,随着RS编码和解码算法的改进和相关的硬件实现技术的发展,RS码在实际中的应用也将更加广泛. 在研究中,对所研究的问题进行分解,集中精力研究课题中的重点和难点,在各个模块成功实现的基础上,成功的进行系统组合,协调各个模块稳定的工作. 在本文中的EDA设计中,使用了自顶向下的设计方法,编解码算法每一个子模块分开进行设计,最后在顶层进行元件例化,正确实现了编码和解码的功能. 本文首先介绍相关的数字通信背景；接着提出纠错码的设计方案,介绍RS(31,15)码的编译码算法和逻辑电路的实现方法,RTL代码编写和逻辑仿真以及时序仿真,并讨论了FPGA设计的一般性准则以及高速数字电路设计的一些常用方法和注意事项；最后设计基于FPGA的硬件电路平台,并利用静态和动态的方法对编解码算法进行测试. 通过对编码和解码算法的充分理解,本人使用Verilog HDL语言对算法进行了RTL描述,在Altera公司Cyclone系列FPGA平台上面实现了编码和解码算法. 其中,编码的最高工作频率达到158MHz,解码的最高工作频率达到91MHz.在进行硬件调试的时候,整个系统工作在30MHz的时钟频率下,通过了硬件上的静态测试和动态测试,并能够正确实现预期的纠错功能.
上传时间： 2013-07-01
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JPEG2000是新一代的静态图像压缩标准，它相比JPEG有很多新的特性，如渐进传输和感兴趣区域编码等，因而它具有广阔的应用前景，特别是在数码相机、PDA等便携式设备中。 JPEG2000的核心主要包括小波变换和基于最优化截断点的嵌入式块编码(EBCOT)算法，其计算复杂度远远高于JPEG，完全采用软件方案实现将会占用大量的处理器时间和内存开销，而且速度较慢，实时处理的能力较差。为了推广JPEG2000在便携式产品、消费类电子产品中的应用，打开巨大的潜在市场，研究硬件实现的算法实时处理方案具有重要的应用价值。 EBCOT算法是一个两层的编码引擎，其中的上下文编码的运算量约占到总运算量的50％，是提高编码速度的关键算法之一。由于上下文编码大部分都是逻辑运算，没有复杂的数学运算，但逻辑控制流程复杂繁琐，对存储器访问频繁，采用DSP或者其他的通用处理器通过指令控制实现该算法，未能显著提高编码速度。本文采用FPGA芯片，以电路逻辑的方式来实现该算法并进行优化，在研究和分析了上下文编码算法运算特点的基础上，设计了列判断和交错存储相结合的硬件实现方案，并采用硬件描述语言Verilog在寄存器传输级描述了相应的硬件电路。通过功能仿真和逻辑综合后，所获得的上下文编码模块最大时钟频率为101MHz，且能在130ms内完成对一幅512×512灰度图像的编码，性能比Jasper软件中的实现方案提高了75％。 JPEG2000的一个重要特性是其具有渐进传输的能力，而码流组织是获得渐进传输特性的技术关键。码流组织通过在输出码流中安排数据包的先后顺序来实现渐进传输的目的。本文对JPEG2000中实现渐进传输的机制进行了分析，并研究了码流组织的算法实现。 为了对JPEG2000算法实现进行验证，本文设计了基于FPGA和ARM的验证实验平台，其中FPGA主要完成算法中运算量较大的小波变换、上下文编码和算术编码，而ARM处理器则完成码流组织、数据打包以及和PC机的通信。本文在该平台上对所设计的上下文编码算法和码流组织模块的设计进行了验证，实验结果表明本文设计的算法模块功能正确，并在一定程度上提高了编码速度。
上传时间： 2013-04-24
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本文对基于DSP和FPGA运动控制器的设计进行了研究。主要内容如下： （1）深入研究国内外运动控制技术的发展现状和前景。 （2）规划运动控制器的硬件和软件整体研发方案。 （3）对运动控制器的各个功能模块进行硬件设计。 （4）对运动控制算法和数字滤波算法进行设计，编写控制软件。 （5）对运动控制系统的性能进行分析和访真，调节控制器参数，使运动控制系统具有较好的静态特性和动态特性。 （6）构建实验系统，编写人机界面软件，验证运动控制器的性能。
上传时间： 2013-06-13
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该文探讨了以FPGA(Field Programmable Gates Array)为平台,使用HDL(Hardware Description Language)语言设计并实现符合JPEG静态图象压缩算法基本模式标准的图象压缩芯片.在简要介绍JPEG基本模式标准和FPGA设计流程的基础上,针对JPEG基本模式硬件编码器传统结构的缺点,提出了一种新的改进结构.JPEG基本模式硬件编码器改进结构的设计思想、设计结构和Verilog设计实现在其后章节中进行了详细阐述,并分别给出了改进结构中各个模块的单独测试结果.在该文的测试部分,阐述利用实际图像作为输入,从FPGA的输出得到了正确的压缩图像,计算了相应的图像压缩速度和图象质量指标,并与软件压缩的速度和结果做了对比,提出了未来的改进建议.
上传时间： 2013-04-24
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大规模可编程逻辑器件CPLD和FPGA是当今应用最广泛的两类可编程专用集成电路(ASIC),电子设计工程师用它可以在办公室或实验室里设计出所需的专用集成电路,从而大大缩短了产品上市时间,降低了开发成本.此外,可编程逻辑器件还具有静态可重复编程和动态系统重构的特性,使得硬件的功能可以象软件一样通过编程来修改,这样就极大地提高了电子系统设计的灵活性和通用性.该设计完成了在一片可编程逻辑器件上开发简易计算机的设计任务,将单片机与单片机外围电路集成化,能够输入指令、执行指令、输出结果,具有在电子系统中应用的普遍意义,另外,也可以用于计算机组成原理的教学试验.该文第一章简要介绍了可编程ASIC和EDA技术的历史、现状、未来并对本课题作了简要陈述.第二章在芯片设计的两种输入法即原理图输入法和HDL输入法之间做出比较,决定选用HDL输入法.第三章描述了具体的设计过程和设计手段,首先将简易计算机划分为运算器、CPU控制器、存储器、键盘接口和显示接口以及系统控制器,然后再往下分为下层子模块.输入法的语言使用的是Verilog HDL,鉴于篇幅所限,源代码部分不在论文之中.第四章对设计的综合与实现做了总结,给出了时序仿真波形图.该文针对FPGA和RISC这两大课题,对RISC在FPGA上的实现进行了初浅的探索与尝试.从计算机体系结构入手,剖析了精简指令集计算机的原理,通过该设计的实践对ASIC和EDA的设计潜力有了更进一步的领悟.
上传时间： 2013-05-21
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小波变换是一种新兴的理论，是数学发展史上的重要成果。它无论对数学还是对工程应用都产生了深远的影响。最新的静态图像压缩标准JPEG2000就以离散小波变换(DWT)作为核心变换算法。 本文首先较为详细地分析了小波变换的理论基础，对多分辨率分析、Mallat算法和提升算法做了介绍。然后分析了JPEG2000所采用的小波滤波器，并引入了一个新的LS97小波。该小波系数简单、易于硬件实现，并且与CDF97小波有很好的兼容性，可作为CDF97小波的替代者。使用Matlab对CDF97小波和LS97小波的兼容性做仿真测试，结果表明这两个小波具有几乎相同的性能。在确定所用的小波后，本文设计了二维离散小波变换的硬件结构。设计过程中对标准二维小波变换做了优化，即将行变换和列变换的归一化步骤合并计算，这样可以减少两次乘法操作。另外还使用移位加代替乘法，提取移位加中的公共算子等方式来优化设计。对于边界数据的处理，本文采用了嵌入式对称延拓技术，不需要额外的缓存，节约了硬件资源。为提高硬件利用率，本文将LeGall53小波变换和LS97小波变换统一起来，只要一个控制信号就可实现两者之间的转换。本文所提出的结构采用基于行的变换方式，只需要六行中间数据即可完成全部行数据的小波变换。采用流水线技术提高了整个设计的运行速度。最后也给出了二维离散小波反变换的实现结构。 在完成硬件结构设计的基础上，使用Verilog硬件描述语言对整个设计进行了完全可综合的RTL级描述，采用同步设计，提高了可靠性。在Xilinx公司的FPGA开发软件ISE6.3i中对正反小波变换做了仿真和实现，结果表明，本设计能高速高精度地完成正反可逆和不可逆小波变换，可以满足各种实时性要求。
上传时间： 2013-07-25
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近年来，随着嵌入式系统的快速发展，越来越多的嵌入式设备被用于工业控制、智能家居等领域。同时伴随着网络技术的发展，嵌入式设备通过网络接入局域网或者Internet已经逐步成为发展的趋势。通过在嵌入式设备中内置Web服务器，用户可以在任何一台联网的计算机上通过浏览器来获取设备的信息，用户还可以通过网络对设备进行配置和管理。因此研究和开发嵌入式Web服务器具有重要的实际意义和应用价值。 本文在S3C44BOX开发板上使用μClinux操作系统作为开发平台，开发并实现了嵌入式Web服务器。文中提出了2种实现方案，一种是基于boa的嵌入式Web服务器，所做的主要工作是boa在gClinux中的移植和CGI的编写，在此基础上实现了动、静态页面的生成和简单的控制功能。另一种方案是基于HTTP协议和socket编程所开发的嵌入式Web服务器，在此方案中实现了HTTP协议的GET和POST请求方式，能够生成简单的动态页面，实现了历史数据的保存功能，还能够根据用户在浏览器端的请求进行相应的控制和管理。 论文首先对嵌入式Web服务器的体系结构进行了分析，然后介绍了S3C44BOX硬件开发平台，并分析了bootloader的基本原理和实现过程。随后对μClinux操作系统的特点和网卡驱动程序进行了分析，并着重介绍了μClinux的移植过程。在第五章，论文详细分析了TCP/IP和HTTP的原理和工作机制，并介绍了Web服务器中CGI的工作原理，最后分析了boa服务器的移植和CGI程序的编写以及Web服务器的测试等。在第六章，在HTTP协议分析和网络编程的基础上，提出了嵌入式Web服务器的设计思想、程序流程图，重点分析了Web服务器主程序流程、动态页面的生成、历史数据查询的实现等，也分析了Web服务器中各种控制功能的实现流程，最后给出了Web服务器的测试结果。
上传时间： 2013-05-17
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对弓网故障的检测在列车提速的今天显得尤其重要，原始故障图像数据量的巨大使实时存储和传输故障图像极其困难。JPEG作为一种低复杂度、高压缩比的图像压缩标准在多媒体、网络传输等领域得到广泛的应用。和相同图像质量的其它常用文件格式(如GIF，TIFF，PCX)相比，JPEG是目前静态图像中压缩比最高的。 FPGA以其设计灵活、高速的卓越特性，逐渐成为许多应用中首先器件，尤其是与Verilog和VHDL等语言的结合，大大变革了电子系统的设计方法，加速了系统的设计进程。 本文旨在研究并实现一种实时采集并对特定帧进行压缩传输的方法。通过采用可编程逻辑器件FPGA来实现整个采集、显示、压缩和传输，使系统具有可定制、高速度等优点。 本文首先介绍了开发硬件可编程逻辑门阵列FPGA及其开发语言Veridlog，并介绍了FPGA的设计方法及开发流程；接着介绍了PAL制视频采集的相关知识及设计，其中主要包括基于I2C总线的模拟视频解码控制、视频的数字化ITU-R BT.601标准介绍及视频同步信号的获取、基于SDRAM的视频帧存储、VGA显示控制设计；随后介绍了JPEG标准，并根据故障检测的特点，设计了针对灰度图像压缩的JPEG编码器，设计中先分别对组成JPEG编码器的二维DCT变换模块、量化模块、Z字扫描模块、变换直流系数的差分脉冲编码模块、交流系数的游程编码模块、哈夫曼编码模块及打包模块进行了仿真测试，然后再对整个JPEG编码器进行了测试；最后设计了单帧视频的SRAM缓存，并将缓存的源图像采用本文设计的JPEG编码器进行压缩，再设计一个仅包含发送功能的UART 将压缩后的码流传输到PC机，在PC机上通过将接收的码流以ASCⅡ码的形式还原为采集图片。 本文实现了整个采集压缩系统，同时也进一步验证了本文设计的灰度图像JPEG编码器的正确性。相信本文无论是对弓网故障的图像检测，还是对于JPEG编码器的芯片设计都有一定的参考价值。
上传时间： 2013-04-24
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