这是有关VHDL的相关源代码，有简易CPU、加法器、除法器、计数器等
标签： VHDL 源代码
上传时间： 2015-04-26
上传用户：杜莹12345
数字系统设计这是有关的相关源代码，有简易CPU 除法器、计数器等 ...[fpdiv_vhdl.rar] - 四位除法器的vhdl源程序 [vhdl范例.rar] - 最高优先级编码器8位相等比较器 三人表决器（三种不同的描述方式） 加法器描述 8位总线收发器：74245 （注2） 地址译码（for m68008） 多路选择器（使 BR> ...
标签： 数字系统设计 源代码
上传时间： 2014-01-07
上传用户：924484786
用verlog语言编的一些基础实验,适合于FPGA/CPLD的初学者。内容包括8位优先编码器，乘法器，除法器，多路选择器，二进制转BCD码，加法器，减法器等等。
标签： verlog FPGA CPLD 8位
上传时间： 2013-12-29
上传用户：siguazgb
CPU设计，加法器，乘法器，除法器等，有原理讲解等。挺不错的资料
标签： CPU
上传时间： 2014-01-21
上传用户：shus521
在3D图像处理等对运算要求高的领域，高效除法器已成为处理器内必不可少的部件。在分析除法器设计的泰勒级数展开算法基础上，提出了一种新的除法器设计算法。在满足同样精度的情况下，所实现的三级流水线的除法器，与基于泰勒级数展开算法的除法器相比，面积更小，速度更快。
标签： 图像处理 运算
上传时间： 2013-12-22
上传用户：ggwz258
基于srt-2算法，利用verilog实现16位定点无符号数除法器（除数、被除数均由16位整数和16位小数组成，商由32位整数和16位小数构成，余数由32位小数组成）
标签： srt 算法
上传时间： 2016-05-27
上传用户：a6697238
8位risc cpu的编写，使用quartus软件对其进行写入，里面内置乘法器、除法器等模块
标签： risc cpu 8位 编写
上传时间： 2016-08-13
上传用户：cc1915
本设计是一个八位被除数除以四位除数，得到不超过四位的商的整数除法器。被除数、除数、商和余数都是无符号整数。
标签：
上传时间： 2017-02-03
上传用户：baiom
Altera的FPGA，设计的硬件除法器
标签： Altera FPGA
上传时间： 2017-03-13
上传用户：lhw888
一些接口电路的Verilog设计，主要包括IIC、PS2、矩阵键盘、RS232、还有一些基础试验的源代码如：除法器、多路选择器、加法器、减法器、8位优先编码器等。
标签： Verilog 接口电路
上传时间： 2013-12-21
上传用户：a3318966
