用一位全加器组成四位全加器. 所用语言是Verilog HDL. 主要用在加法器的设计中。
上传时间： 2015-05-02
上传用户：zukfu
11,13,16位超前进位加法器的Verilog HDL源代码。
上传时间： 2013-12-28
上传用户：ouyangtongze
一个素数测试算法,运用最简单的素数测试方法 把所有比它小的数都一一除过
上传时间： 2013-12-22
上传用户：ardager
这个是带输入的加法器vhdl代码,是带有输入端和进位的.
上传时间： 2013-11-30
上传用户：gxf2016
这个是带先行进位的加法器的vhdl代码,比较复杂,仅仅供大家参考.
上传时间： 2014-01-03
上传用户：klin3139
这个是用vhdl编写的乘法器,仅仅供大家参考
上传时间： 2015-05-06
上传用户：我们的船长
一种可以完成16位有符号／无符号二进制数乘法的乘法器。该乘法器采用了改进的Booth算法，简化了部分积的符号扩展，采用Wallace树和超前进位加法器来进一步提高电路的运算速度。本乘法器可以作为嵌入式CPU内核的乘法单元，整个设计用VHDL语言实现。
上传时间： 2013-12-23
上传用户：skfreeman
测试向量波形产生：VHDL实例---加法器源程序
上传时间： 2013-12-04
上传用户：225588
自己上虚拟仪器课程编写的计算器程序,实现简单的加减,剩除.开发环境中没找到相应的填写.环境应该是:labview
上传时间： 2015-05-09
上传用户：yzy6007
Ripple Adder: 16-bit 全加,半加及ripple adder的设计及VHDL程序 Carry Look ahead Adder:4, 16, 32 bits 前置进位加法器的设计方案及VHDL程序 Carry Select Adder:16 Bits 进位选择加法器的设计方案及VHDL程序
上传时间： 2015-05-13
上传用户：我们的船长
