锁相环电路

锁相的意义是相位同步的自动控制，能够完成两个电信号相位同步的自动控制闭环系统叫做锁相环，简称PLL。它广泛应用于广播通信、频率合成、自动控制及时钟同步等技术领域。锁相环主要由相位比较器（PD）、压控振荡器（VCO）和低通滤波器三部分组成。

双相位锁相放大电路设计

采用CD4046和AD630设计了一个双相位锁相放大器,并进行了实验验证,实验验证结果表明,该放大器可以测量1 mA以下的交流电流,灵敏度为20 mV/mA,精度0.05%,是一种高精度、实用型锁相放大电路。

标签： 双相锁相放大电路设计

上传时间： 2013-12-08

上传用户：ming52900
锁相环寄存器

锁相环寄存器

标签： 锁相环寄存器

上传时间： 2013-11-21

上传用户：小码农lz
PIC16C54C锁相环程序

　　PIC16C54C为8位单片机，指令字长12位，全部指令都是单字节指令，系统为哈佛结构，数据总线和程序总线各自独立分开，数据总线宽度为8位，程序总线宽度为12位，内部程序存储器为512×12位，内部数据寄存器为32×8位。　　PIC16C54C有12根双向可独立编程I/O引脚，分为PortA和PortB两个端口，其中PortA为RA0～RA3，PortB为RB0～RB7，每根I/O引脚可由程序来编程决定其输入输出方向。　　PIC16C54C提供四种可选振荡方式：　　- RC，低成本的阻容振荡方式　　- XT，标准晶体/陶瓷振荡　　- HS，高速晶体/陶瓷振荡　　- LP，低功耗，低频晶体振荡更多锁相环知识请访问 http://www.elecfans.com/zhuanti/PLL.html

标签： PIC 16C C54 54C

上传时间： 2013-12-23

上传用户：dianxin61
基于FPGA的数字三相锁相环的优化设计

数字三相锁相环中含有大量乘法运算和三角函数运算，占用大量的硬件逻辑资源。为此，提出一种数字三相锁相环的优化实现方案，利用乘法模块复用和CORDIC算法实现三角函数运算，并用Verilog HDL硬件描述语言对优化前后的算法进行了编码实现。仿真和实验结果表明，优化后的数字三相锁相环大大节省了FPGA的资源，并能快速、准确地锁定相位，具有良好的性能。

标签： FPGA 数字三相优化设计

上传时间： 2013-11-15

上传用户：yjj631
ADF4159--ADI锁相环原文资料

ADI锁相环

标签： 4159 ADF ADI 锁相环

上传时间： 2013-10-27

上传用户：zaizaibang
基于FPGA的数字三相锁相环的优化设计

数字三相锁相环中含有大量乘法运算和三角函数运算，占用大量的硬件逻辑资源。为此，提出一种数字三相锁相环的优化实现方案，利用乘法模块复用和CORDIC算法实现三角函数运算，并用Verilog HDL硬件描述语言对优化前后的算法进行了编码实现。仿真和实验结果表明，优化后的数字三相锁相环大大节省了FPGA的资源，并能快速、准确地锁定相位，具有良好的性能。

标签： FPGA 数字三相优化设计

上传时间： 2013-10-22

上传用户：emhx1990
一种基于TMS320F2812的软件锁相环实现方法_刘翔

DSP 实现软件锁相环

标签： F2812 2812 320F TMS

上传时间： 2013-11-05

上传用户：cazjing
软件锁相环的设计与应用_屈强

软件锁相环设计相关资料料

标签： 软件锁相环

上传时间： 2015-01-02

上传用户：x18010875091
PLL是数字锁相环设计源程序, 其中, Fi是输入频率(接收数据), Fo(Q5)是本地输出频率. 目的是从输入数据中提取时钟信号(Q5), 其频率与数据速率一致, 时钟上升沿锁定在数据的上升和下降沿

PLL是数字锁相环设计源程序, 其中, Fi是输入频率(接收数据), Fo(Q5)是本地输出频率. 目的是从输入数据中提取时钟信号(Q5), 其频率与数据速率一致, 时钟上升沿锁定在数据的上升和下降沿上；顶层文件是PLL.GDF

标签： 数据 Q5 PLL 输入

上传时间： 2014-06-09

上传用户：daguda
用VHDL写的数字锁相环程序 pll.vhd为源文件 pllTB.vhd为testbench

用VHDL写的数字锁相环程序 pll.vhd为源文件 pllTB.vhd为testbench

标签： vhd testbench pllTB VHDL

上传时间： 2014-01-20

上传用户：zwei41