为了满足宽频段、细步进频率综合器的工程需求，对基于多环锁相的频率合成器进行了分析和研究。在对比传统单环锁相技术基础上，介绍了采用DDS+PLL多环技术实现宽带细步进频综，输出频段10~13 GHz，频率步进10 kHz，相位噪声达到-92 dBc/Hz@1 kHz，杂散抑制达到-68 dBc，满足实际工程应用需求。
上传时间： 2013-10-12
上传用户：Late_Li
由AD9851和LMX2306构成的锁相电路
上传时间： 2014-01-26
上传用户：zsjzc
锁相环路是一种能够跟踪输入信号相位的闭环自动控制系统。随着信息科学和电子技术的迅速发展，锁相环路在电子技术的各个领域得到了广泛的应用。
上传时间： 2013-12-29
上传用户：txfyddz
本书全面阐述以运算放大器和模拟集成电路为主要器件构成的电路原理、设计方法和实际应用。电路设计以实际器件为背景，对实现中的许多实际问题尤为关注。全书共分13章，包含三大部分。第一部分（第1-4章），以运算放大器作为理想器件介绍基本原理和应用，包括运算广大器基础、具有电阻反馈的电路和有源滤波器等。第二部分（第5-8章）涉及运算放大器的诸多实际问题，如静态和动态限制、噪声及稳定性问题。第三部分（第9-13章）着重介绍面向各种应用的电路设计方法，包括非线性电路、信号发生器、电压基准和稳压电源、D-A和A-D转换器以及非线性放大器和锁相环等。 本书可用作通信类、控制类、遥测遥控、仪器仪表等相关专业本科高年级及研究生有关课程的教材或主要参考书，对从事实际工作的电子工程师们也有很大参考价值。
上传时间： 2013-08-04
上传用户：米卡
书名:数字逻辑电路的ASIC设计/实用电子电路设计丛书 作者:（日）小林芳直 著，蒋民 译，赵宝瑛 校 出版社：科学出版社 原价：30.00 出版日期：2004-9-1 ISBN：9787030133960 字数：348000 页数：293 印次： 版次：1 纸张：胶版纸 开本： 商品标识：8901735 编辑推荐 -------------------------------------------------------------------------------- 内容提要 -------------------------------------------------------------------------------- 本书是“实用电子电路设计丛书”之一。本书以实现高速高可靠性的数字系统设计为目标，以完全同步式电路为基础，从技术实现的角度介绍ASIC逻辑电路设计技术。内容包括：逻辑门电路、逻辑压缩、组合电路、Johnson计数器、定序器设计及应用等，并介绍了实现最佳设计的各种工程设计方法。 本书可供信息工程、电子工程、微电子技术、计算技术、控制工程等领域的高等院校师生及工程技术人员、研制开发人员学习参考。 目录 -------------------------------------------------------------------------------- 第1章 ASIC=同步式设计=更高可靠性设计方法的实现 1.1 面向高性能系统的设计 1.2 同步电路的不足 1.3 同步电路设计 1.4 ASIC机能设计方法有待思考的地方 第2章 逻辑门电路详解 2.1 逻辑门电路的最基本的知识 2.2 加法电路及其构成方法 2.3 其他输入信号为３位的逻辑单元 2.4 复合逻辑门电路的调整 第3章 逻辑压缩与奎恩·麦克拉斯基法 3.1 除去玻色项的方法 3.2 奎恩·麦克拉斯基法 第4章 组合电路设计 4.1 选择器、解码器、编码器 4.2 比较和运算电路的设计 第5章 计数器电路的设计 5.1 计数器设计的基础 5.2 各种各样的计数器设计 5.3 LFSR(M系列发生器)的设计 第6章 江逊计数器 6.1 设计高可靠性的江逊计数器 6.2 冲刷顺序的组成 第7章 定序器设计 7.1 定序器电路设计的基础知识 7.2 把江逊计数器制作成状态机 7.3 一比特热位状态机与江逊状态机 7.4 跳跃动作的设计 第8章 定序器的高可靠化技术 8.1 高可靠性定序器概述 8.2 关注高可靠性江逊状态机 第9章 定序器的应用设计 9.1 软件处理与硬件处理 9.2 自动扶梯的设计 9.3 信号机的设计 9.4 数码存钱箱的设计 9.5 数字锁相环的设计 第10章 实现最佳设计的方法 10.1 如何杜绝运行错误的产生 10.2 16位乘法器的电路整定 10.3 冒泡分类器（bubble sorter）的电路设定 参考文献
上传时间： 2013-06-15
上传用户：龙飞艇
结合直接数字频率合成（DDS）和锁相环（PLL）技术完成了X波段低相噪本振跳频源的设计。文章通过软件仿真重点分析了本振跳频源的低相噪设计方法，同时给出了主要的硬件选择和详细电路设计过程。最后对样机的测试结果表明，本方案具有相位噪声低、频率控制灵活等优点，满足了实际工程应用。
上传时间： 2013-11-12
上传用户：jiwy
摘要: 介绍了时钟分相技术并讨论了时钟分相技术在高速数字电路设计中的作用。 关键词: 时钟分相技术; 应用 中图分类号: TN 79 文献标识码:A 文章编号: 025820934 (2000) 0620437203 时钟是高速数字电路设计的关键技术之一, 系统时钟的性能好坏, 直接影响了整个电路的 性能。尤其现代电子系统对性能的越来越高的要求, 迫使我们集中更多的注意力在更高频率、 更高精度的时钟设计上面。但随着系统时钟频率的升高。我们的系统设计将面临一系列的问 题。 1) 时钟的快速电平切换将给电路带来的串扰(Crosstalk) 和其他的噪声。 2) 高速的时钟对电路板的设计提出了更高的要求: 我们应引入传输线(T ransm ission L ine) 模型, 并在信号的匹配上有更多的考虑。 3) 在系统时钟高于100MHz 的情况下, 应使用高速芯片来达到所需的速度, 如ECL 芯 片, 但这种芯片一般功耗很大, 再加上匹配电阻增加的功耗, 使整个系统所需要的电流增大, 发 热量增多, 对系统的稳定性和集成度有不利的影响。 4) 高频时钟相应的电磁辐射(EM I) 比较严重。 所以在高速数字系统设计中对高频时钟信号的处理应格外慎重, 尽量减少电路中高频信 号的成分, 这里介绍一种很好的解决方法, 即利用时钟分相技术, 以低频的时钟实现高频的处 理。 1 时钟分相技术 我们知道, 时钟信号的一个周期按相位来分, 可以分为360°。所谓时钟分相技术, 就是把 时钟周期的多个相位都加以利用, 以达到更高的时间分辨。在通常的设计中, 我们只用到时钟 的上升沿(0 相位) , 如果把时钟的下降沿(180°相位) 也加以利用, 系统的时间分辨能力就可以 提高一倍(如图1a 所示)。同理, 将时钟分为4 个相位(0°、90°、180°和270°) , 系统的时间分辨就 可以提高为原来的4 倍(如图1b 所示)。 以前也有人尝试过用专门的延迟线或逻辑门延时来达到时钟分相的目的。用这种方法产生的相位差不够准确, 而且引起的时间偏移(Skew ) 和抖动 (J itters) 比较大, 无法实现高精度的时间分辨。 近年来半导体技术的发展, 使高质量的分相功能在一 片芯片内实现成为可能, 如AMCC 公司的S4405, CY2 PRESS 公司的CY9901 和CY9911, 都是性能优异的时钟 芯片。这些芯片的出现, 大大促进了时钟分相技术在实际电 路中的应用。我们在这方面作了一些尝试性的工作: 要获得 良好的时间性能, 必须确保分相时钟的Skew 和J itters 都 比较小。因此在我们的设计中, 通常用一个低频、高精度的 晶体作为时钟源, 将这个低频时钟通过一个锁相环(PLL ) , 获得一个较高频率的、比较纯净的时钟, 对这个时钟进行分相, 就可获得高稳定、低抖动的分 相时钟。 这部分电路在实际运用中获得了很好的效果。下面以应用的实例加以说明。2 应用实例 2. 1 应用在接入网中 在通讯系统中, 由于要减少传输 上的硬件开销, 一般以串行模式传输 图3 时钟分为4 个相位 数据, 与其同步的时钟信号并不传输。 但本地接收到数据时, 为了准确地获取 数据, 必须得到数据时钟, 即要获取与数 据同步的时钟信号。在接入网中, 数据传 输的结构如图2 所示。 数据以68MBös 的速率传输, 即每 个bit 占有14. 7ns 的宽度, 在每个数据 帧的开头有一个用于同步检测的头部信息。我们要找到与它同步性好的时钟信号, 一般时间 分辨应该达到1ö4 的时钟周期。即14. 7ö 4≈ 3. 7ns, 这就是说, 系统时钟频率应在300MHz 以 上, 在这种频率下, 我们必须使用ECL inp s 芯片(ECL inp s 是ECL 芯片系列中速度最快的, 其 典型门延迟为340p s) , 如前所述, 这样对整个系统设计带来很多的困扰。 我们在这里使用锁相环和时钟分相技术, 将一个16MHz 晶振作为时钟源, 经过锁相环 89429 升频得到68MHz 的时钟, 再经过分相芯片AMCCS4405 分成4 个相位, 如图3 所示。 我们只要从4 个相位的68MHz 时钟中选择出与数据同步性最好的一个。选择的依据是: 在每个数据帧的头部(HEAD) 都有一个8bit 的KWD (KeyWord) (如图1 所示) , 我们分别用 这4 个相位的时钟去锁存数据, 如果经某个时钟锁存后的数据在这个指定位置最先检测出这 个KWD, 就认为下一相位的时钟与数据的同步性最好(相关)。 根据这个判别原理, 我们设计了图4 所示的时钟分相选择电路。 在板上通过锁相环89429 和分相芯片S4405 获得我们所要的68MHz 4 相时钟: 用这4 个 时钟分别将输入数据进行移位, 将移位的数据与KWD 作比较, 若至少有7bit 符合, 则认为检 出了KWD。将4 路相关器的结果经过优先判选控制逻辑, 即可输出同步性最好的时钟。这里, 我们运用AMCC 公司生产的 S4405 芯片, 对68MHz 的时钟进行了4 分 相, 成功地实现了同步时钟的获取, 这部分 电路目前已实际地应用在某通讯系统的接 入网中。 2. 2 高速数据采集系统中的应用 高速、高精度的模拟- 数字变换 (ADC) 一直是高速数据采集系统的关键部 分。高速的ADC 价格昂贵, 而且系统设计 难度很高。以前就有人考虑使用多个低速 图5 分相技术应用于采集系统 ADC 和时钟分相, 用以替代高速的ADC, 但由 于时钟分相电路产生的相位不准确, 时钟的 J itters 和Skew 比较大(如前述) , 容易产生较 大的孔径晃动(Aperture J itters) , 无法达到很 好的时间分辨。 现在使用时钟分相芯片, 我们可以把分相 技术应用在高速数据采集系统中: 以4 分相后 图6 分相技术提高系统的数据采集率 的80MHz 采样时钟分别作为ADC 的 转换时钟, 对模拟信号进行采样, 如图5 所示。 在每一采集通道中, 输入信号经过 缓冲、调理, 送入ADC 进行模数转换, 采集到的数据写入存储器(M EM )。各个 采集通道采集的是同一信号, 不过采样 点依次相差90°相位。通过存储器中的数 据重组, 可以使系统时钟为80MHz 的采 集系统达到320MHz 数据采集率(如图6 所示)。 3 总结 灵活地运用时钟分相技术, 可以有效地用低频时钟实现相当于高频时钟的时间性能, 并 避免了高速数字电路设计中一些问题, 降低了系统设计的难度。
上传时间： 2013-12-17
上传用户：xg262122
触摸开关电路也叫触摸式调光、开关控制电路，主要用于生活中白炽灯光的控制。它与一个主要由双向可控硅组成的外围电路一起对光源进行调光、开关的触摸式控制，并具有记忆功能。摆脱了传统的机械拨动开关、电位器调光的形式，是一种新颖的升级换代产品。电路由输入缓冲器、锁相环、控制逻辑、亮度记忆、相角指针、数字比较器和输出驱动器组成。其框图见图１
上传时间： 2013-11-11
上传用户：tiantwo
目前的有源电力滤波器通常是采用基于瞬时无功功率理论的谐波电流检测方法。其中的ip-iq算法需要用到与电网电压同步的正余弦信号，即与电网电压同频同相的标准正余弦信号。该信号的获取可以采用锁相环加正余弦函数发生器的方法，也可采用软件查表的方法。本设计采用全硬件电路完成，即通过锁相环加正弦函数发生器的方法，可自动实时跟踪电网电压的频率和相位，不占用微处理器的软、硬件资源，大大降低了谐波检测算法编程的复杂度。
上传时间： 2013-10-22
上传用户：wxnumen
设计了一种由直接数字频率合成(DDS)、倍频链构成的三次变频直接频率合成方案，实现了低相噪捷变频高分辨率毫米波雷达频率合成器设计。利用直接频率合成器的倍频输出取代传统三次变频毫米波频率源的锁相环(PLL),同时提供线性调频(LFM)信号，优化DDS和变频方案的频率配置关系。利用FPGA电路进行高速控制，较好地解决了毫米波频率合成器各技术指标之间的矛盾。实测结果表明，采用该方案的毫米波频率合成器在本振跳频带宽为160 MHz时，线性调频频率分辨率可达0.931 Hz，最大频率转换时间小于2 ?滋s，最大杂散低于-60 dBc，相位噪声优于-90 dBc/Hz。
上传时间： 2014-01-06
上传用户：brain kung
