JPEG是联合图像专家组(Joint Picture Expert Group)的英文缩写，是国际标准化组织(ISO)和CCITT联合制定的静态图像压缩编码标准。JPEG的基于DCT变换有损压缩具有高压缩比特点，被广泛应用在数据量极大的多媒体以及带宽资源宝贵的网络程序中。 动态图像的JPEG编解码处理要求图像恢复质量高、实时性强，本课题就是针对这两个方面的要求展开的研究。该系统由图像编码服务器端和图像解码客户端组成。其中，服务器端实时采集摄像头传送的动态图像，进行JPEG编码，通过网络传送码流到客户端；客户端接收码流，经过JPEG解码，恢复出原始图像送VGA显示。设计结果完全达到了实时性的要求。 本文从系统实现的角度出发，首先分析了系统开发平台，介绍FPGA的结构特点以及它的设计流程和指导原则；然后从JPEG图像压缩技术发展的历程出发，分析JPEG标准实现高压缩比高质量图像处理的原理；针对FPGA在算法实现上的特点，以及JPEG算法处理的原理，按照编码和解码顺序，研究设计了基于改进的DA算法的FDCT和IDCT变换，以及按发生频率进行优化的霍夫曼查找表结构，并且从系统整体上对JPEG编解码进行简化，以提高系统的处理性能。最后，通过分析Nios嵌入式微处理器可定制特性，根据SOPC Builder中Avalon总线的要求，把图像采集，JPEG图像压缩和网络传输转变成用户自定义模块，在SOPC Builder下把用户自定义模块添加到系统中，由Nios嵌入式软核的控制下运行，在FPGA芯片上实现整个JPEG实时图像编解码系统(soc)。 在FPGA上实现硬件模块化的JPEG算法，具有造价低功耗低，性能稳定，图像恢复后质量高等优点，适用于精度要求高且需要对图像进行逐帧处理的远程微小目标识别和跟踪系统中以及广电系统中前期的非线性编辑工作以及数字电影的动画特技制作，对降低成本和提高图像处理速度两方面都有非常重大的现实意义。通过在FPGA上实现JPEG编解码，进一步探索FPGA在数字图像处理上的优势所在，深入了解进行此类硬件模块设计的技术特点，是本课题的重要学术意义所在。
上传时间： 2013-04-24
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雷达信号模拟技术和现代雷达技术的发展息息相关。雷达信号模拟设备可以仿真出各种符合实验要求的目标信号来，直接注入雷达来对雷达进行试验，极大的方便了雷达的设计与调试。 本课题主要研究利用FPGA实现线性调频脉冲压缩雷达目标信号的模拟。全文的内容如下： 首先详细阐述了线性调频(LFM)脉冲压缩雷达脉冲压缩原理，分析了线性调频脉冲信号的特点，讨论和比较了匹配滤波数字实现的两种算法：时域实现和频域实现。 其次在对常用雷达信号模拟方法探讨的基础上，提出基于FPGA的线性调频脉冲压缩雷达目标视频信号模拟器的系统设计，对点目标、多目标和延展目标等情况下的目标信号进行建模，针对设定目标参数完成了目标信号的波形仿真，并完成基于频域实现方法的线性调频脉冲压缩雷达数字匹配滤波算法的设计及仿真。 最后，在Quartus Ⅱ 6.0平台上，完成模拟器中脉冲压缩等信号处理部分基于Verilog HDL 语言的软件设计及功能、时序仿真，并完成了相关硬件的设计。
上传时间： 2013-07-13
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视频序列中运动目标的检测是计算机视觉和图像编码研究领域的一个重要课题，在机器人导航、智能监视系统、交通监测、医学图像处理以及视频图像压缩和传输等领域都有广泛的应用。FPGA作为当今主流的大规模可编程专用集成电路，可以满足高速图像处理的需要。使用FPGA可以充分利用硬件上的并行性，从本质上改善图像处理的速度，使对大数据量的图像处理达到实时性。本文提出基于FPGA的运动目标检测系统，对以后算法的改进，输入输出图像大小的变化，图像采集和显示设备更换等都具有灵活性。 本文对目前运动目标检测的主要算法研究分析，根据背景减法的适用环境和特点提出改进的W4运动检测算法。该算法具备背景减法的优点，并且克服了W4运动检测算法在环境变化较快或环境变化较频繁条件下对运动目标进行检测的局限性。 本文首先在MATLAB中对改进的W4运动检测算法进行仿真，然后将算法移植到FPGA中实现。设计图像采集、图像检测和VGA显示等模块，完善运动目标检测系统。根据算法和运动目标检测系统的特点提出一种基于改进的W4算法的快速检测方法，该方法以块为单位进行运动目标检测，可以有效地提高图像处理的速度，使系统满足实时性要求。
上传时间： 2013-07-20
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纹理映射在计算机图形计算中属于光栅化阶段，处理的是像素，主要的特点是数据的吞吐量大，对实时系统来说转换的速度是一个关键的因素，人们寻求各种加速算法来提高运算速度。传统的方法是用更快的处理器，并行算法或专用硬件。随着数字技术的发展，尤其是可编程逻辑门阵列(FPGAs)的发展，提供了一种新的加速方法。FPGAs在密度和性能上都有突破性的发展，当前的FPGA芯片已经能够运算各种图形算法，而在速度上与专用的图形卡硬件相同。因此，FPGA芯片非常适合这项工作。 本文主要工作包括以下几个方面： 1、本文提出了一种MIPmapping纹理映射优化方法，改进了MIPmapping映射细化层次算法及纹理图像的存储方式，减少纹理寻址的计算量，提高纹理存储的相关性。详细内容请阅读第三章。 2、提出了一种MIPmapping纹理映射优化方法的硬件实现方案，该方案针对移动设备对功耗和面积的要求，以及分辨率不高的特点，在参数空间到纹理地址的计算中用定点数来实现。详细内容请阅读第四章。 3、实现了纹理映射流水线单元纹理地址产生电路，及纹理滤波电路的FPGA设计，并给出设计的综合和仿真结果。详细内容请阅读第五章4、实现了符合IEEE 754单精度标准的乘法、乘累加及除法运算器电路。乘法器采用改进型Booth编码电路以减少部分积数量，用Wallace对部分积进行压缩；乘累加器采用multiply-add fused算法，对关键路径进行了优化；除法器为基于改进型泰勒级数展开的查找表结构实现，查找表尺寸只有208字节，电路为固定时延，在电路尺寸、延时及复杂度方面进行了较好的平衡。
上传时间： 2013-04-24
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一种基于FPGA的Deflate压缩算法研究与实现
上传时间： 2013-07-04
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近年来，随着宽带网络的普及和多媒体技术的发展，视频压缩编码技术成为人们研究的热点。由于编解码算法复杂度的提高，尤其是本文研究的H.264/AVC视频标准，需要处理的数据量很大，用一般的软件来实现会比较慢，而ASIC芯片价格...
上传时间： 2013-04-24
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CCSDS组织(空间数据系统咨询委员会)于2005年公布了新的图像压缩标准，该标准算法采用基于小波变换的比特平面编码方法，支持无损有损压缩编码和精确码率控制并具有较好的抗误码能力和非常高的图像压缩性能，能满足实际应用中的多种需求。同时该算法具有较低的算法复杂度，易于低功耗硬件实现，并且对航天图像具有较高的适应性，因此，在航天应用方面具有广阔的前景。 本论文主要针对CCSDS图像压缩算法的FPGA硬件实现，在有限的硬件资源下，提出高速高效的CCSDS图像压缩编码器设计方案并在已有的FPGA硬件平台上加以实现。本文首先对CCSDS图像压缩算法的编码原理进行详细介绍；然后提出DWT、BPE和码流组织这三大模块的并行化硬件实现方案，并给出了进行批量仿真测试的仿真平台设计方案。最后在Xilinx VIRTEX-II FPGA平台上经过成功验证，测试结果表明系统各项技术指标可满足星载图像压缩的要求。
上传时间： 2013-06-13
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·期刊论文：分形图像压缩编码的原理与发展趋势
上传时间： 2013-06-13
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·期刊论文：分形图像压缩编码技术介绍
上传时间： 2013-07-05
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· 摘要： 在视频压缩系统中,视频解码器输出的BT.656数据流不便于TMS320C6416等通用DSP直接进行处理.本文介绍了一种基于FPGA+DSP构架的视频采集方案,通过对FPGA的灵活配置,对输入的BT.656格式视频信号进行预处理和缓冲.系统采用TI的TMS320C6416作为核心DSP,实现了高可靠性的视频压缩.
上传时间： 2013-07-15
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