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逻辑电平标准

  • 中南大学数字电子技术课程设计--数字钟的设计 一.设计目的 1. 进一步掌握各芯片的逻辑功能及使用方法。 2. 进一步掌握数字钟的设计方法和和计数器相互级联的方法。 3. 进一步掌握数字系统的

    中南大学数字电子技术课程设计--数字钟的设计 一.设计目的 1. 进一步掌握各芯片的逻辑功能及使用方法。 2. 进一步掌握数字钟的设计方法和和计数器相互级联的方法。 3. 进一步掌握数字系统的设计和数字系统功能的测试方法。 4. 进一步掌握数字系统的制作和布线方法。 二.设计要求 1.设计指标  数字钟具有显示时、分、秒的功能;  有校时功能,可以分别对时及分进行单独校时,使其校正到标准时间;  计时过程具有报时功能,当时间到达整点前10秒进行蜂鸣报时,报时声音四低一高;  并且要求走时准确。 2.设计要求  画出电路原理图(或仿真电路图);  元器件及参数选择,有相关原器件清单; 3.制作要求 自行装配和调试,并能发现问题和解决问题。 4.编写设计报告 写出设计与制作的全过程,附上有关资料和图纸,有心得体会。

    标签: 数字 大学 数字电子技术 芯片

    上传时间: 2013-12-25

    上传用户:netwolf

  • 仿真标准串口

    仿真标准串口,用于升级原串口外围设备,或者通过USB 增加额外串口。 ● 计算机端Windows 操作系统下的串口应用程序完全兼容,无需修改。 ● 硬件全双工串口,内置收发缓冲区,支持通讯波特率50bps~2Mbps。 ● 支持5、6、7 或者8 个数据位,支持奇校验、偶校验、空白、标志以及无校验。 ● 支持串口发送使能、串口接收就绪等传输速率控制信号和MODEM 联络信号。 异步串口/RS232/RS485/RS422 转换并口打印机为USB 打印机 EPP 并口和MEM 并口 常用的2 线和4 线同步串口 DD+ 计算机 或者 其它 USB 主机 CH341 转接芯片 CH341 中文手册(一) 2 ● 通过外加电平转换器件,提供RS232、RS485、RS422 等接口。 ● 支持以标准的串口通讯方式间接地访问CH341 外挂的串行EEPROM 存储器。

    标签: 仿真 串口 标准

    上传时间: 2013-11-29

    上传用户:15736969615

  • 国家SQL标准委员会ISO/IEC JTC1 SC32 WG3负责人Keith W.Hare作序推荐。 使用SQL进行数据操作的快速上手指南。 如果你使用如下的数据库系统:Access

    国家SQL标准委员会ISO/IEC JTC1 SC32 WG3负责人Keith W.Hare作序推荐。 使用SQL进行数据操作的快速上手指南。 如果你使用如下的数据库系统:Access,MS SQL Serve,Oracle,DB2,MySQL,Ingres。 或者任何其他基于SQL的程序,在你开始编写查询之前,本书都能够节省你的时间和精力。 本书针对编写SQL查询为初学者提供了一个按部就班、易于阅读的指导。它包含了上百个带有详细说明的例子。本书为我们提供了理解、修改和创建SQL查询所需的工具。 对于所有数据库设计者来说本书是一本重要的书。它吸取了复杂的数学集合论和一阶谓词逻辑,并且使得这些理论容易让每个人理解。如果你想要学习从初级到中级的SQL课程,本书是你所必需的。

    标签: SQL Access Keith Hare

    上传时间: 2014-01-23

    上传用户:gdgzhym

  • ac3标准文档

    ac3标准文档,杜比数字AC-3(Dolby Digital AC-3)是杜比公司开发的新一代家庭影院多声道数字音频系统。杜比定向逻辑系统是一个模拟系统。它的四个声道是从编码后的两个声道分解出来的,因此难免有分离度不佳、信噪比不高,对环绕声缺乏立体感,并且环绕声的频带窄等缺点。

    标签: ac3 标准 文档

    上传时间: 2017-06-21

    上传用户:ywqaxiwang

  • 基于CPLD/FPGA的可编程逻辑器件

    基于CPLD/FPGA的可编程逻辑器件,借助单片机AT89C51;利用标准频率50~100MHz的周期信号实现系统计数的等精度测量技术。同时采用闸门测量技术完成脉宽,占空比的测量。

    标签: CPLD FPGA 可编程逻辑器件

    上传时间: 2013-12-26

    上传用户:JIUSHICHEN

  • SQL语言是关系数据库标准语言

    SQL语言是关系数据库标准语言,掌握SQL是学习和应用数据库技术的基础。通过实验可使学生了解利用数据库管理系统建立和操纵数据库的方式,更加深刻地学习和掌握SQL语言的各种功能及使用方式。 1. 表的复杂查询:连接查询、嵌套查询、使用各种逻辑运算符的查询、查询结果的并、交、差操作等。 2. 集函数的使用及分组子句、排序子句的使用。

    标签: SQL 语言 数据库 标准

    上传时间: 2017-08-08

    上传用户:邶刖

  • VK3602K 2 KEYS 電容式觸摸按鍵 应用电路简单 高抗干扰 双逻辑控制输出

    概述 VK3602K 是一款两触摸通道带两个逻辑控制输出的电容式触摸芯片。具有如下功能特点和优势:   可通过触摸实现各种逻辑功能控制。操作简单、方便实用。   可在有介质(如玻璃、亚克力、塑料、陶瓷等)隔离保护的情况下实现触摸功能,安全性高。   应用电压范围宽,可在2.4~5.5V之间任意选择。   应用电路简单,外围器件少,加工方便,成本低。   抗电源干扰及手机干扰特性好。EFT可以达到±2KV以上;近距离、多角度手机干扰情况下,触摸响应灵敏度及可靠性不受影响。   特性   LO1与LO2在上电后的初始输出状态由上电前OSC的输入状态决定。OSC管脚接VDD(高电平)上电,上电后LO1与LO2输出高电平;OSC管脚接GND(低电平)上电,上电后LO1与LO2输出低电平。   TI1触摸输入对应LO1逻辑输出,TI2触摸输入对应LO2逻辑输出。   按住TI1或TI2,对应LO1或LO2的输出状态翻转;松开后回复初始状态。

    标签: 抗电源干扰及手机干扰特性好 可通过触摸实现各种逻辑功能控制。操作简单、方便实用。

    上传时间: 2020-02-25

    上传用户:shubashushi66

  • lm75A温度数字转换器 FPGA读写实验Verilog逻辑源码Quartus工程文件+文档资料

    lm75A温度数字转换器 FPGA读写实验Verilog逻辑源码Quartus工程文件+文档资料,FPGA为CYCLONE4系列中的EP4CE6E22C8. 完整的工程文件,可以做为你的学习设计参考。LM75A 是一个使用了内置带隙温度传感器和模数转换技术的温度数字转换器。它也是一个温度检测器,可提供一个过热检测输出。LM75A 包含许多数据寄存器:配置寄存器用来存储器件的某些配置,如器件的工作模式、OS 工作模式、OS 极性和OS 故障队列等(在功能描述一节中有详细描述);温度寄存器(Temp),用来存储读取的数字温度;设定点寄存器(Tos & Thyst),用来存储可编程的过热关断和滞后限制,器件通过2 线的串行I2C 总线接口与控制器通信。LM75A 还包含一个开漏输出(OS),当温度超过编程限制的值时该输出有效。LM75A 有3 个可选的逻辑地址管脚,使得同一总线上可同时连接8个器件而不发生地址冲突。LM75A 可配置成不同的工作条件。它可设置成在正常工作模式下周期性地对环境温度进行监控或进入关断模式来将器件功耗降至最低。OS 输出有2 种可选的工作模式:OS 比较器模式和OS 中断模式。OS 输出可选择高电平或低电平有效。故障队列和设定点限制可编程,为了激活OS 输出,故障队列定义了许多连续的故障。温度寄存器通常存放着一个11 位的二进制数的补码,用来实现0.125℃的精度。这个高精度在需要精确地测量温度偏移或超出限制范围的应用中非常有用。正常工作模式下,当器件上电时,OS 工作在比较器模式,温度阈值为80℃,滞后75℃,这时,LM75A就可用作一个具有以上预定义温度设定点的独立的温度控制器。module LM75_SEG_LED ( //input input                   sys_clk           ,input                   sys_rst_n         ,inout                   sda_port          ,//output output wire              seg_c1         ,output wire              seg_c2         ,output wire              seg_c3         ,output wire              seg_c4         ,output reg               seg_a          ,output reg               seg_b          ,output reg               seg_c          ,output reg               seg_e          ,output reg               seg_d          ,output reg               seg_f          ,output reg               seg_g          ,output reg               seg_h          ,      output reg              clk_sclk                        );//parameter define parameter WIDTH = 8;parameter SIZE  = 8;//reg define reg    [WIDTH-1:0]       counter             ;reg    [9:0]             counter_div         ;reg                      clk_50k             ;reg                      clk_200k            ;reg                      sda                 ;reg                      enable              ;

    标签: lm75a 数字转换器 fpga verilog

    上传时间: 2021-10-27

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  • 总结单片机的逻辑电路和寄存器资料下载

    总结单片机的逻辑电路和寄存器资料下载[摘要]常用逻辑电路 在逻辑电路中,输入和输出只有两种状态,即高电平和低电平。通常以逻辑“1”和“0”表示电平高低。

    标签: 单片机

    上传时间: 2021-10-28

    上传用户:d1997wayne

  • FPGA片内FIFO读写测试Verilog逻辑源码Quartus工程文件+文档说明 使用 FPGA

    FPGA片内FIFO读写测试Verilog逻辑源码Quartus工程文件+文档说明,使用 FPGA 内部的 FIFO 以及程序对该 FIFO 的数据读写操作。FPGA型号Cyclone4E系列中的EP4CE6F17C8,Quartus版本17.1。timescale 1ns / 1ps//////////////////////////////////////////////////////////////////////////////////module fifo_test( input clk,           //50MHz时钟 input rst_n              //复位信号,低电平有效 );//-----------------------------------------------------------localparam      W_IDLE      = 1;localparam      W_FIFO     = 2; localparam      R_IDLE      = 1;localparam      R_FIFO     = 2; reg[2:0]  write_state;reg[2:0]  next_write_state;reg[2:0]  read_state;reg[2:0]  next_read_state;reg[15:0] w_data;    //FIFO写数据wire      wr_en;    //FIFO写使能wire      rd_en;    //FIFO读使能wire[15:0] r_data; //FIFO读数据wire       full;  //FIFO满信号 wire       empty;  //FIFO空信号 wire[8:0]  rd_data_count;  wire[8:0]  wr_data_count;  ///产生FIFO写入的数据always@(posedge clk or negedge rst_n)begin if(rst_n == 1'b0) write_state <= W_IDLE; else write_state <= next_write_state;endalways@(*)begin case(write_state) W_IDLE: if(empty == 1'b1)               //FIFO空, 开始写FIFO next_write_state <= W_FIFO; else next_write_state <= W_IDLE; W_FIFO: if(full == 1'b1)                //FIFO满 next_write_state <= W_IDLE; else next_write_state <= W_FIFO; default: next_write_state <= W_IDLE; endcaseendassign wr_en = (next_write_state == W_FIFO) ? 1'b1 : 1'b0; always@(posedge clk or negedge rst_n)begin if(rst_n == 1'b0) w_data <= 16'd0; else    if (wr_en == 1'b1)     w_data <= w_data + 1'b1; else          w_data <= 16'd0; end///产生FIFO读的数据always@(posedge clk or negedge rst_n)begin if(rst_n == 1'b0) read_state <= R_IDLE; else read_state <= next_read_state;endalways@(*)begin case(read_state) R_IDLE: if(full == 1'b1)               //FIFO满, 开始读FIFO next_read_state <= R_FIFO; else next_read_state <= R_IDLE; R_FIFO: if(empty == 1'b1)   

    标签: fpga fifo verilog quartus

    上传时间: 2021-12-19

    上传用户:20125101110