清管器在管道中运行时，其上的信号发射器发射出电磁脉冲信号，通过便携式位置探测仪上的信号接收装置接收信号，经过信号处理部分对信号进行解码、识别，最终将探测结果显示在液晶显示屏上。为了满足便携性的要求，探测仪采用低功耗设计，并大量使用贴片元件和功能集成的IC 。经过深入的理论研究和测试，制造出了试验样机，该样机圆满地完成了多种环境下的试验，并取得了良好的效果。
上传时间： 2014-01-06
上传用户：半熟1994
给出了一种快速设计任意弱耦合非对称渐变线定向耦合器的方法，以线性渐变为基础，通过仿真优化获取最优渐变，摆脱了传统方法中的复杂运算。为改善定向耦合器在频率高端的定向性，在结构上引入了锯齿加载。设计了一个带宽为0.5GHz到20GHz，耦合度为-25dB的定向耦合器，利用三维电磁仿真软件HFSS进行了结果验证。
上传时间： 2013-10-21
上传用户：GeekyGeek
出租车计价器检定装置中的干扰现象分析
上传时间： 2013-10-24
上传用户：qunquan
微弱信号检测装置 四川理工学院 刘鹏飞、梁天德、曾学明 摘要： 本设计以TI的Launch Pad为核心板，采用锁相放大技术设计并制作了一套微弱信号检测装置，用以检测在强噪声背景下已知频率微弱正弦波信号的幅度值，并在液晶屏上数字显示出所测信号相应的幅度值。实验结果显示其抗干扰能力强，测量精度高。 关键词：强噪声；微弱信号；锁相放大；Launch Pad Abstract: This design is based on the Launch Pad of TI core board, using a lock-in amplifier technique designed and produced a weak signal detection device, to measure the known frequency sine wave signal amplitude values of the weak in the high noise background, and shows the measured signal amplitude of the corresponding value in the liquid crystal screen. Test results showed that it has high accuracy and strong anti-jamming capability. Keywords: weak signal detection; lock-in-amplifier; Launch Pad 1、引言 随着现代科学技术的发展，在科研与生产过程中人们越来越需要从复杂高强度的噪声中检测出有用的微弱信号，因此对微弱信号的检测成为当前科研的热点。微弱信号并不意味着信号幅度小，而是指被噪声淹没的信号，“微弱”也仅是相对于噪声而言的。只有在有效抑制噪声的条件下有选择的放大微弱信号的幅度，才能提取出有用信号。微弱信号检测技术的应用相当广泛，在生物医学、光学、电学、材料科学等相关领域显得愈发重要。 2、方案论证 针对微弱信号的检测的方法有很多，比如滤波法、取样积分器、锁相放大器等。下面就针对这几种方法做一简要说明。 方案一：滤波法。 在大部分的检测仪器中都要用到滤波方法对模拟信号进行一定的处理，例如隔离直流分量，改善信号波形，防止离散化时的波形混叠，克服噪声的不利影响，提高信噪比等。常用的噪声滤波器有：带通、带阻、高通、低通等。但是滤波方法检测信号不能用于信号频谱与噪声频谱重叠的情况，有其局限性。虽然可以对滤波器的通频带进行调节，但其噪声抑制能力有限，同时其准确性与稳定性将大打折扣。
上传时间： 2013-11-04
上传用户：lty6899826
微弱信号检测，微弱信号检测装置(实验报告).doc。
上传时间： 2013-10-20
上传用户：维子哥哥
平行耦合微带线带通滤波器在微波电路系统中广泛应用。为了提高带通滤波器性能，缩短设计周期，采用奇偶模原理分析与ADS（Advanced Design System）仿真相结合的方法，设计出一个中心频率为2.5 GHz，相对带宽为10%的平行耦合微带线带通滤波器。进一步优化参数，得到电路版图。最终结果证明，这种方法具有设计周期短、可靠性高的特点，且各项参数满足设计要求。
上传时间： 2013-10-12
上传用户：jrsoft
摘要: 介绍了时钟分相技术并讨论了时钟分相技术在高速数字电路设计中的作用。 关键词: 时钟分相技术; 应用 中图分类号: TN 79 文献标识码:A 文章编号: 025820934 (2000) 0620437203 时钟是高速数字电路设计的关键技术之一, 系统时钟的性能好坏, 直接影响了整个电路的 性能。尤其现代电子系统对性能的越来越高的要求, 迫使我们集中更多的注意力在更高频率、 更高精度的时钟设计上面。但随着系统时钟频率的升高。我们的系统设计将面临一系列的问 题。 1) 时钟的快速电平切换将给电路带来的串扰(Crosstalk) 和其他的噪声。 2) 高速的时钟对电路板的设计提出了更高的要求: 我们应引入传输线(T ransm ission L ine) 模型, 并在信号的匹配上有更多的考虑。 3) 在系统时钟高于100MHz 的情况下, 应使用高速芯片来达到所需的速度, 如ECL 芯 片, 但这种芯片一般功耗很大, 再加上匹配电阻增加的功耗, 使整个系统所需要的电流增大, 发 热量增多, 对系统的稳定性和集成度有不利的影响。 4) 高频时钟相应的电磁辐射(EM I) 比较严重。 所以在高速数字系统设计中对高频时钟信号的处理应格外慎重, 尽量减少电路中高频信 号的成分, 这里介绍一种很好的解决方法, 即利用时钟分相技术, 以低频的时钟实现高频的处 理。 1 时钟分相技术 我们知道, 时钟信号的一个周期按相位来分, 可以分为360°。所谓时钟分相技术, 就是把 时钟周期的多个相位都加以利用, 以达到更高的时间分辨。在通常的设计中, 我们只用到时钟 的上升沿(0 相位) , 如果把时钟的下降沿(180°相位) 也加以利用, 系统的时间分辨能力就可以 提高一倍(如图1a 所示)。同理, 将时钟分为4 个相位(0°、90°、180°和270°) , 系统的时间分辨就 可以提高为原来的4 倍(如图1b 所示)。 以前也有人尝试过用专门的延迟线或逻辑门延时来达到时钟分相的目的。用这种方法产生的相位差不够准确, 而且引起的时间偏移(Skew ) 和抖动 (J itters) 比较大, 无法实现高精度的时间分辨。 近年来半导体技术的发展, 使高质量的分相功能在一 片芯片内实现成为可能, 如AMCC 公司的S4405, CY2 PRESS 公司的CY9901 和CY9911, 都是性能优异的时钟 芯片。这些芯片的出现, 大大促进了时钟分相技术在实际电 路中的应用。我们在这方面作了一些尝试性的工作: 要获得 良好的时间性能, 必须确保分相时钟的Skew 和J itters 都 比较小。因此在我们的设计中, 通常用一个低频、高精度的 晶体作为时钟源, 将这个低频时钟通过一个锁相环(PLL ) , 获得一个较高频率的、比较纯净的时钟, 对这个时钟进行分相, 就可获得高稳定、低抖动的分 相时钟。 这部分电路在实际运用中获得了很好的效果。下面以应用的实例加以说明。2 应用实例 2. 1 应用在接入网中 在通讯系统中, 由于要减少传输 上的硬件开销, 一般以串行模式传输 图3 时钟分为4 个相位 数据, 与其同步的时钟信号并不传输。 但本地接收到数据时, 为了准确地获取 数据, 必须得到数据时钟, 即要获取与数 据同步的时钟信号。在接入网中, 数据传 输的结构如图2 所示。 数据以68MBös 的速率传输, 即每 个bit 占有14. 7ns 的宽度, 在每个数据 帧的开头有一个用于同步检测的头部信息。我们要找到与它同步性好的时钟信号, 一般时间 分辨应该达到1ö4 的时钟周期。即14. 7ö 4≈ 3. 7ns, 这就是说, 系统时钟频率应在300MHz 以 上, 在这种频率下, 我们必须使用ECL inp s 芯片(ECL inp s 是ECL 芯片系列中速度最快的, 其 典型门延迟为340p s) , 如前所述, 这样对整个系统设计带来很多的困扰。 我们在这里使用锁相环和时钟分相技术, 将一个16MHz 晶振作为时钟源, 经过锁相环 89429 升频得到68MHz 的时钟, 再经过分相芯片AMCCS4405 分成4 个相位, 如图3 所示。 我们只要从4 个相位的68MHz 时钟中选择出与数据同步性最好的一个。选择的依据是: 在每个数据帧的头部(HEAD) 都有一个8bit 的KWD (KeyWord) (如图1 所示) , 我们分别用 这4 个相位的时钟去锁存数据, 如果经某个时钟锁存后的数据在这个指定位置最先检测出这 个KWD, 就认为下一相位的时钟与数据的同步性最好(相关)。 根据这个判别原理, 我们设计了图4 所示的时钟分相选择电路。 在板上通过锁相环89429 和分相芯片S4405 获得我们所要的68MHz 4 相时钟: 用这4 个 时钟分别将输入数据进行移位, 将移位的数据与KWD 作比较, 若至少有7bit 符合, 则认为检 出了KWD。将4 路相关器的结果经过优先判选控制逻辑, 即可输出同步性最好的时钟。这里, 我们运用AMCC 公司生产的 S4405 芯片, 对68MHz 的时钟进行了4 分 相, 成功地实现了同步时钟的获取, 这部分 电路目前已实际地应用在某通讯系统的接 入网中。 2. 2 高速数据采集系统中的应用 高速、高精度的模拟- 数字变换 (ADC) 一直是高速数据采集系统的关键部 分。高速的ADC 价格昂贵, 而且系统设计 难度很高。以前就有人考虑使用多个低速 图5 分相技术应用于采集系统 ADC 和时钟分相, 用以替代高速的ADC, 但由 于时钟分相电路产生的相位不准确, 时钟的 J itters 和Skew 比较大(如前述) , 容易产生较 大的孔径晃动(Aperture J itters) , 无法达到很 好的时间分辨。 现在使用时钟分相芯片, 我们可以把分相 技术应用在高速数据采集系统中: 以4 分相后 图6 分相技术提高系统的数据采集率 的80MHz 采样时钟分别作为ADC 的 转换时钟, 对模拟信号进行采样, 如图5 所示。 在每一采集通道中, 输入信号经过 缓冲、调理, 送入ADC 进行模数转换, 采集到的数据写入存储器(M EM )。各个 采集通道采集的是同一信号, 不过采样 点依次相差90°相位。通过存储器中的数 据重组, 可以使系统时钟为80MHz 的采 集系统达到320MHz 数据采集率(如图6 所示)。 3 总结 灵活地运用时钟分相技术, 可以有效地用低频时钟实现相当于高频时钟的时间性能, 并 避免了高速数字电路设计中一些问题, 降低了系统设计的难度。
上传时间： 2013-12-17
上传用户：xg262122
为提高弱信号检测中的信噪比, 常采用选频放大电路放大微弱信号, 然后利用自相关检测技术只提取所需信号, 抑制噪声干扰信号。
上传时间： 2014-12-24
上传用户：hopy
pcb layout时，可以参照这些资料，介绍PCB布线以及画PCB时的一些常用规则，画出一块优质的PCB，当然，按照实际需要，也可以自由变通这是一个完整的PCB Layout设计规则,文章从元器件的布局到元件排列,再到导线布线,以及线宽及间距这些,还有的是焊盘,都做了详细的分析以下是详细内容：
标签： pcb_layout 走线
上传时间： 2013-10-28
上传用户：xyipie
PCB走线宽度标准（军用）
上传时间： 2013-10-16
上传用户：远远ssad
