Turbo码是一类并行级联的系统卷积码，它是在综合级联码、最大后验概率(MAP)译码、软输入软输出及迭代译码等理论基础上的一种创新。Turbo码的基本原理是通过对编码器结构的巧妙设计，多个子码通过交织器隔离进行并行级联编码输出，增大了码距。译码器则以类似内燃机引擎废气反复利用的机理进行迭代译码以反复利用有效信息流，从而获得卓越的纠错能力。计算机仿真表明，Turbo码不但在加性高斯噪声信道下性能优越，而且具有很强的抗衰落、抗干扰能力，当交织长度足够长时，其纠错性能接近香农极限。 FPGA(FieldProgrammableGateArray)，即现场可编程门阵列，是在PAL、GAL、EPLD等可编程器件的基础上进一步发展的产物。FPGA技术具有大规模、高集成度、高可靠性、设计周期短、投资小、灵活性强等优点，逐步成为复杂数字硬件电路设计的理想选择。 本论文以东南大学移动通信实验室B3G课题组提出的“支持多天线的广义多载波无线传输技术”(MIMO-GMC)为背景，分析了Turbo译码算法，并针对MIMO-GMC系统的迭代接收机中所采用的外信息保留和联合检测译码迭代的特点，完成了采用滑动窗Log-MAP算法的软输入、软输出的Turbo译码器的设计。整个译码器模块的设计采用Verilog语言描述，并在VirtexⅡPro系列FPGA芯片上实现。
上传时间： 2013-04-24
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随着电力电子技术的发展，模块化程度低、缺乏灵活性、设计复杂、标准化程度低等因素日益成为制约其发展的瓶颈。而电力电子结构块（PEBB）正是为解决以上问题而提出的方法。因此研究利用PEBB来组建功率变换器具有一定的优势和重要的意义。 本文将电子技术和计算机技术等领域先进的、成熟的集成相关的技术应用于电力电子系统集成中，对电力电子系统集成中的操作系统、分布式控制技术和通信技术进行了研究。 将电力电子系统进行结构划分，分为PEBB功率部分和通用控制部分。对于功率部分，采用分立元件设计了一个半桥PEBB，包括主电路、保护电路、驱动电路、吸收电路和滤波电路等。在分析和对比了各种通信接口后选择具有“即插即用”功能的通用串行接口（USB）做为PEBB的数字通信接口。对于通用控制部分，选用具有高性价比的ARM7芯片S3C44B0X做为核心处理单元，辅以相应的外围电路。采用USB主机控制芯片使其具有类似USB主机的功能，实现与PEBB的通信和方便“即插即用”的管理。在软件设计上引入实时操作系统UC/OS-Ⅱ，采用多任务系统的形式，满足电力电子操作系统实时性的要求。然后，用两个半桥PEBB和一个通用控制器组成了一个单相全桥电压逆变器，分析和解决PEBB之间的同步等问题。最后给出并分析了实验结果。 通过上述工作，验证了PEBB对解决当前电力电子技术系统集成问题的可行性，为后续研究打下基础。
上传时间： 2013-07-12
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随着通信产业的发展，尤其是今年3G牌照的发放，视频业务在移动多媒体方面将会有更加重要的地位，所以在移动终端上实现支持高效视频编码标准的解码功能就成为一项非常有实际意义的工作。 H．264作为新一代的高压缩率的视频标准，凭借其较高的压缩率和优秀图像质量，使得H．264只要利用较小的空间就能存储更多的视频数据，在更低的网络带宽条件下提供更优质量的视频。然而高度的压缩必然付出较高的硬件代价。如何能完成视频良好解码并能节约硬件资源成为研究热点。 考虑到H．264视频编解码的计算复杂度，在硬件选择上一般比较注重高性能处理器的选择。计算目前主流的实现方式包括ASIC的专用集成芯片实现或者是DSP的软件实现。ARM处理器伴随技术的进步，尤其是对支持数字信号处理的功能加强后，在视频编解码领域的应用也越来越广泛。 本文以WindowsCE5．0和S3C2440A嵌入式平台作为H．264解码器的载体，研究的代码版本是t264-src-0．14，主要进行了以下几个方面的工作： 研究了H．264视频压缩标准和它的体系结构，尤其是对解码器部分进行了硬件要求的分析。 深入研究了WINCE5．0和ARM结合的平台特性，根据实际的硬件平台需要，定制了相应的操作系统。 完成了基于T264代码的解码库在WINCE5．0下的移植，并进行了相应的代码和算法的优化并完成了基于WINCE5．0操作系统下播放程序的编写。 通过实验数据证明，在基于单核的ARM芯片中，主要靠软件进行QCIF格式的H．264视频解码从而获得良好播放效果的方法是有效的。
上传时间： 2013-07-24
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信息化社会的到来以及IP技术的兴起，正深刻的改变着电信网络的面貌以及未来技术发展的走向。无线通信技术的发展为实现数字化社区提供了有力的保证。而视频通信则成为多媒体业务的核心。如何在环境恶劣的无线环境中，实时传输高质量的视频面临着巨大的挑战，因此这也成为人们的研究热点。 对于无线移动信道来说，网络的可用带宽是有限的。由于多径、衰落、时延扩展、噪声影响和信道干扰等原因，无线移动通信不仅具有带宽波动的特点，而且信道误码率高，经常会出现连续的、突发性的传输错误。无线信道可用带宽与传输速率的时变特性，使得传输的可靠性大为降低。 视频播放具有严格的实时性要求，这就要求网络为视频的传输提供足够的带宽.有保障的延时和误码率。为了获得可接受的重建视频质量，视频传输至少需要28Kbps左右的带宽。而且视频传输对时延非常敏感。然而无线移动网络却无法提供可靠的服务质量。 基于无线视频通信面临的挑战，本文在对新一代视频编码国际标准H.264/AVC研究的基础上，主要在提高其编码效率和H.264的无线传输抗误码性能，以及如何在嵌入式环境下实现H.264解码器进行了研究。 结合低码率和帧内刷新，提出一种针对感兴趣区的可变帧内刷新方法。实验表明该方法可以使用较少的码率对感兴趣区域进行更好的错误控制，以提高区域图像质量，同时能根据感兴趣区及信道的状况自动调整宏块刷新数量，充分利用有限的码率。 为了有效的平衡编码效率和抗误码能力的之间的矛盾，笔者提出了一种自适应FMO(Flexible Macroblock Order)编码方法，可根据图像的复杂度自适应地选择编码所需的FMO模式。仿真结果表明这种FMO编码方式完全可行，且在运动复杂度频繁变化时效果更加明显，完全可应用在环境恶劣的无线信道中。 在对嵌入式PXA270硬件结构和X264研究的基础上，基本实现了基于H.264的嵌入式解码，在PXA270基础上进行环境的配置，定制WirtCE操作系统，并编译、产生开发所用的SDK和下载内核到目标机。利用开发工具EVC实现在PC机上的实时开发和在线仿真调试，最终实现了对无差错H.264码流实时解码。
上传时间： 2013-06-18
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卷积码是无线通信系统中广泛使用的一种信道编码方式。Viterbi译码算法是一种卷积码的最大似然译码算法，它具有译码效率高、速度快等特点，被认为是卷积码的最佳译码算法。本文的主要内容是在FPGA上实现约束长度为9，码率为1/2，采用软判决方式的Viterbi译码器。 本文首先介绍了卷积码的基本概念，阐述了Viterbi算法的原理，重点讨论了决定Viterbi算法复杂度和译码性能的关键因素，在此基础上设计了采用“串-并”结合运算方式的Viterbi译码器，并在Altera EP1C20 FPGA芯片上测试通过。本文的主要工作如下： 1.对输入数据采用了二比特四电平量化的软判决方式，对欧氏距离的计算方法进行了简化，以便于用硬件电路方式实现。 2.对ACS运算单元采用了“串-并”结合的运算方式，和全并行的设计相比，在满足译码速度的同时，节约了芯片资源。本文中提出了一种路径度量值存储器的组织方式，简化了控制模块的逻辑电路，优化了系统的时序。 3.在幸存路径的选择输出上采用了回溯译码方法，与传统的寄存器交换法相比，减少了寄存器的使用，大大降低了功耗和设计的复杂度。 4.本文中设计了一个仿真平台，采用Modelsim仿真器对设计进行了功能仿真，结果完全正确。同时提出了一种在被测设计内部插入监视器的调试方法，巧妙地利用了Matlab算法仿真程序的输出结果，提高了追踪错误的效率。 5.该设计在Altera EP1C20 FPGA芯片上通过测试，最大运行时钟频率110MHz，最大译码输出速率10.3Mbps。 本文对译码器的综合结果和Altera设计的Viterbi译码器IP核进行了性能比较，比较结果证明本文中设计的Viterbi译码器具有很高的工程实用价值。
上传时间： 2013-07-23
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LDPC(低密度奇偶校验码)编码是提高通信质量和数据传输速率的关键技术。LDPC码应用于实际通信系统是本课题的研究重点。实际通信要求在LDPC码长尽量短、码率尽量高及硬件可实现的前提下，结合连续相位MSK调制，满足归一化信噪比SNR=2dB时，系统误码率低于10-4。根据课题背景，本文主要研究基于FPGA的LDPC编码器设计与实现。 LDPC码的编码复杂度往往与其帧长的平方成正比，编码复杂度大，成为编码硬件实现的一个障碍；论文针对实际系统的预期指标，通过对多种矩阵构造算法的预选方案及影响LDPC码性能参数仿真分析，基于1/2码率，1024和2048两种帧长，设计了三种编码器的备选方案，分别为直接下三角编码器，串行准循环编码器和二阶准循环编码器。 对于每种编码器，分别设计了其整体结构，并对每种编码器的功能模块进行深入研究，设计完成后利用第3方软件MODELSIM对编码器进行了时序仿真；根据时序仿真结果和综合报告对三种编码方案进行比较，最终选择串行准循环编码器作为硬件实现的编码方案。 最后，在FPGA中硬件实现了串行准循环编码器并对其进行测试，利用MATLAB仿真程序和串口通信工具最终验证了这种编码器的正确性和硬件可实现性。
上传时间： 2013-08-02
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LDPC码以其接近Shannon极限的优异性能在编码界引起了轰动，成为研究的热点。随着研究的不断深入和技术的发展，目前，LDPC码已经被多个通信系统定为信道编码方案，并被应用到第二代数字视频广播卫星(DVB—S2)通信系统中。由于LDPC码译码过程中所涉及的数据量庞大，译码时序控制复杂，如何实现LDPC码译码器成为了人们研究的重点。 论文以基于FPGA实现LDPC码译码器为研究目标，主要对译码算法选择、译码数据量化、定点数据表示方式、译码算法关键运算单元的FPGA设计和译码的时序控制进行了深入研究。首先分析了LDPC码的基本译码原理和常用译码算法。然后重点分析了BP算法、Log-BP算法、最小和算法和归一化最小和算法，并对四种译码算法的纠错性能和译码复杂度进行比较论证，选出适合硬件实现的译码方案。结合通信系统，对译码算法进行仿真分析，确定了译码算法的各个参数值和译码量化方案。 在系统仿真分析论证的基础之上，以归一化最小和译码算法为理论方案，利用硬件描述语言编写译码功能模块，并基于FPGA实现了固定译码长度的LDPC码译码器，利用MATLAB和Modelsim分别对译码器进行了功能验证和时序验证，最后模拟通信系统完成了译码器的硬件测试。
上传时间： 2013-04-24
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ARM微处理器的应用已经遍及工业控制、消费类电子产品、通信系统、网络系统、无线系统等各类产品市场，占领了32位RISC微处理器75％以上的市场份额。 本文设计的基于JTAG接口的ARM编程器，以ARM微处理器作为CPU，利用其JTAG接口对Flash在线编程的技术，给以ARM为内核的应用板(数控系统硬件平台)进行快速软件升级。在分析相关技术的基础上，给出了系统的总体设计方案，设计了系统的硬件和软件。 首先详细分析了JTAG技术、USB技术和Modem通信原理。编程器以USB口和RS-232口作为通信接口，以JTAG接口作为调试接口和编程接口。 其次，在分析编程器需求的基础上，给出了系统的总体设计方案，选择了主要的部件。系统硬件的核心部件采用了Philips LPC2144ARM芯片，扩展了JTAG接口、USB接口、Modem接口，同时又构造出了一个JTAG接口。该芯片具有SPI总线，采用与SPI兼容的外部Flash作为存储器。编程器软件在ADS集成开发环境下开发调试。 最后，对编程器技术实现上的不足作了分析和编程器设计的不完善之处作了总结，并对编程器的发展趋势作了探讨和展望。
上传时间： 2013-06-16
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H.264/AVC是ITU-T和ISO联合推出的新标准，采用了近几年视频编码方面的先进技术，以较高编码效率和网络友好性成为新一代国际视频编码标准。 本文以实现D1格式的H.264/AVC实时编码器为目标，作者负责系统架构设计，软硬件划分以及部分模块的硬件算法设计与实现。通过对H.264/AVC编码器中主要模块的算法复杂度的评估，算法特点的分析，同时考虑到编码器系统的可伸缩性，可扩展性，本文采用了DSP+FPGA的系统架构。DSP充当核心处理器，而FPGA作为协处理器，针对编码器中最复杂耗时的模块一运动估计模块，设计相应的硬件加速引擎，以提供编码器所需要的实时性能。 H.264/AVC仍基于以前视频编码标准的运动补偿混合编码方案，其中一个主要的不同在于帧间预测采用了可变块尺寸的运动估计，同时运动向量精度提高到1/4像素。更小和更多形状的块分割模式的采用，以及更加精确的亚像素位置的预测，可以改善运动补偿精度，提高图像质量和编码效率，但同时也大大增加了编码器的复杂度，因此需要设计专门的硬件加速引擎。 本文给出了1/4像素精度的运动估计基于FPGA的硬件算法设计与实现，包括整像素搜索，像素插值，亚像素(1/2，1/4)搜索以及多模式选择(支持全部七种块分割模式)。设计中，将多处理器技术和流水线技术相结合，提供高性能的并行计算能力，同时，采用合理的存储器组织结构以提供高数据吞吐量，满足运算的带宽要求，并使编码器具有较好的可伸缩性。最后，在Modelsim环境下建立测试平台，完成了对整个设计的RTL级的仿真验证，并针对Altera公司的FPGA芯片stratixⅡ系列的EP2S60-4器件进行优化，从而使工作频率最终达到134MHz，分析数据表明该模块能够满足编码器的实时性要求。
上传时间： 2013-07-24
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在传统的电力电子电路中，DC/DC变换器通常采用模拟电路实现电压或电流的控制。数字控制与模拟控制相比，有着显著的优点，数字控制可以实现复杂的控制策略，同时大大提高系统的可靠性和灵活性，并易于实现系统的智能化。但目前数字控制基本上限于电力传动领域，DC/DC变换器由于其开关频率较高，一般其外围功能由DSP或微处理器完成，而控制的核心，如PWM发生等大多采用专用控制芯片实现。FPGA由于其快速性、灵活性及保密性等优点，近年来在数字控制领域受到越来越多的关注。基于FPGA的DC/DC变换器是电力电子领域重要的研究方向之一。本文研究了同步Buck变换器的建模、设计及仿真，采用Xinlix的VIRTEX-Ⅱ PRO FPGA开发板实现了Buck变换器的全数字控制。 论文首先从Buck变换器的理论分析入手，根据它的物理特性，研究了该变换器的状态空间平均模型和小信号分析。为了获得高性能的开关电源，提出并分析了混杂模型设计方案，然后进行了控制器设计。并采用MATLAB/SIMULINK建立了同步Buck电路的仿真模型，并进行仿真研究。浮点仿真的运算精度与溢出问题，影响了仿真的精度。为了克服这些不足，作者采用了定点仿真方法，得到了满意的仿真结果。论文还着重论述了开关电源的数字控制器部分，数字控制器一般由三个主要功能模块组成：模数转换器、数字脉宽调制器(Digital PulseWidth Modulation：DPWM)和数字补偿器。文中重点研究了DPWM和数字补偿器，阐述了目前高频数字控制变换器中存在的主要问题，特别是高频状态下DPWM分辨率较低，影响控制精度，甚至引起极限环(Limit Cycling)现象，对DPWM分辨率的提高与系统硬件工作频率之间的矛盾、DPWM分辨率与A/D分辨率之间的关系等问题作了全面深入的分析。论文提出了一种新的提高DPWM分辨率的方法，该方法在不提高系统硬件频率的前提下，采用软件使DPWM的分辨率大大提高。作者还设计了两种数字补偿器，并进行了分析比较，选择了合适的补偿算法，达到了改善系统性能的目的。 设计完成后，作者使用ISE 9.1i软件进行了FPGA实现的前、后仿真，验证了所提出理论及控制算法的正确性。作者完成了Buck电路的硬件制作及基于FPGA的软件设计，采用32MHz的硬件晶振实现了11-bit的DPWM分辨率，开关频率达到1MHz，得到了满意的系统性能，论文最后给出了仿真和实验结果。
上传时间： 2013-07-23
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