FPGA是一种可通过用户编程来实现各种数字电路的集成电路器件。用FPGA设计数字系统有设计灵活、低成本，低风险、面市时间短等好处。本课题在结合国际上FPGA器件方面的各种研究成果基础上，对FPGA器件结构进行了深入的探讨，重点对FPGA的互连结构进行了分析与优化。FPGA器件速度和面积上相对于ASIC电路的不足很大程度上是由可编程布线结构造成的，FPGA一般用大量的可编程传输管开关和通用互连线段实现门器件的连接，而全定制电路中仅用简单的金属线实现，传输管开关带来很大的电阻和电容参数，因而速度要慢于后者。这也说明，通过优化可编程连接方式和布线结构，可大大改善电路的性能。本文研究了基于SRAM编程技术的FPGA器件中逻辑模块、互连资源等对FPGA性能和面积的影响。论文中在介绍FPGA器件的体系构架后，首先对开关矩阵进行了研究，结合Wilton开关矩阵和Disioint开关矩阵的特点，得到一个连接更加灵活的开关矩阵，提高了FPGA器件的可布线性，接着本课题中又对通用互连线长度、通用互连线间的连接方式和布线通道的宽度等进行了探讨，并针对本课题中的FPGA器件，得出了一套适合于中小规模逻辑器件的通用互连资源结构，仿真显示新的互连方案有较好的速度和面积性能，在互连资源的面积和性能上达到一个很好的折中。 接下来课题中对FPGA电路的可编程逻辑资源进行了研究，得到了一种逻辑规模适中的粗粒度逻辑块簇，该逻辑块簇采用类似Xilinx 公司的FPGA产品的LUT加触发器结构，使逻辑块簇内部基本逻辑单元的联系更加紧密，提高了逻辑资源的功能和利用率。随后我们还研究了IO模块数目的确定和分布式SRAM结构中编程电路结构的设计，并简单介绍了SRAM单元的晶体管级设计原理。最后，在对FPGA构架研究基础上，完成了一款FPGA电路的设计并设计了相应的电路测试方案，该课题结合CETC58研究所的一个重要项目进行，目前已成功通过CSMC0.6μm 2P2M工艺成功流片，测试结果显示其完全达到了预期的性能。
上传时间： 2013-04-24
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自适应滤波器是智能天线技术中核心部分-自适应波束成形器的关键技术，算法的高效稳定性及硬件时钟速率的快慢是判断波束成形器性能优劣的主要标准。 首先选取工程领域最常用的自适应横向LMS滤波算法作为研究对象，提出了利用最小均方误差意义下自适应滤波器的输出信号与主通道噪声信号的等效关系，得到滤波器最佳自适应参数的方法。并分析了在平稳和非平稳环境噪声下，滤波器的收敛速度、权系数稳定性、跟踪输入信号的能力和信噪比的改善等特性。 在分析梯度自适应格型算法的基础上，提出利用最佳反射系数的收敛性和稳定性，得到了梯度自适应格型滤波器的定步长改进方法；并以改进的梯度自适应格型和线性组合器组成梯度自适应格型联合处理算法，在同样环境噪声下，相比自适应横向LMS算法，其各项性能指标都得到了极大地改善，而且有利于节省硬件资源。 设计了自适应横向LMS滤波器和梯度自适应格型联合处理滤波器的电路模型，并用驰豫超前技术对两类滤波器进行了流水线优化。利用Altera公司的CycloneⅡ系列EP2C5T144C6芯片和多种EDA工具，完成了滤波器的FPGA硬件设计与仿真实现。并以FPGA实现的3节梯度自适应格型联合处理器为核心，设计了一种TD-SCDMA系统的自适应波束成形器，分析表明可以很好地利用系统提供的参考信号对下行波束进行自适应成形。
上传时间： 2013-07-16
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随着集成电路的设计规模越来越大，FPGA为了满足这种设计需求，其规模也越做越大，传统平面结构的FPGA无法满足实际设计需求。首先是硬件设计上的很难控制，其次就是计算机软件面临很大挑战，所有复杂问题全部集中到布局布线(P&R)这一步，而实际软件处理过程中，P&R所占的时间比例是相当大的。为了缓解这种软件和硬件的设计压力，多层次化结构的FPGA得以采用。所谓层次化就是可配置逻辑单元内部包含多个逻辑单元(相对于传统的单一逻辑单元)，并且内部的逻辑单元之间共享连线资源，这种结构有利于减少芯片面积和提高布通率。与此同时，FPGA的EDA设计流程也多了一步，那就是在工艺映射和布局之间增加了基本逻辑单元的装箱步骤，该步骤既可以认为是工艺映射的后处理，也可认为是布局和布线模块的预处理，这一步不仅需要考虑打包，还要考虑布线资源的问题。装箱作为连接软件前端和后端之间的桥梁，该步骤对FPGA的性能影响是相当大的。 本文通过研究和分析影响芯片步通率的各种因素，提出新的FPGA装箱算法，可以同时减少装箱后可配置逻辑单元(CLB)外部的线网数和外部使用的引脚数，从而达到减少布线所需的通道数。该算法和以前的算法相比较，无论从面积，还是通道数方面都有一定的改进。算法的时间复杂度仍然是线性的。与此同时本文还对FPGA的可配置逻辑单元内部连线资源做了分析，如何设计可配置逻辑单元内部的连线资源来达到即减少面积又保证芯片的步通率，同时还可以提高运行速度。 另外，本文还提出将电路分解成为多块，分别下载到各个芯片的解决方案。以解决FPGA由于容量限制，而无法实现某些特定电路原型验证。该算法综合考虑影响多块芯片性能的各个因数，采用较好的目标函数来达到较优结果。
上传时间： 2013-04-24
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基于布里渊散射的分布式光纤传感器是当前国内外研究的热点。本文介绍了基于布里渊散射的分布式光纤传感器的的原理、应用；布里渊时域反射技术(BOTDR)和布里渊时域分析技术(BOTDA)的原理。 受激布里渊散射(SBS)的过程中，入射光和散射光满足耦合振幅方程组。我们对该方程组采用有限差分法进行数值计算，并用Matlab模拟计算过程，对布里渊散射信号进行分析。 根据布里渊散射信号的特点，我们采用基于Morlet小波变换的DSP信号算法来处理 BOTDR传感信号。通过对该算法的核心单元——快速傅立叶变换(FFT)的硬件实现，我们在Stratix FPGA上实现了基于Morlet小波变换的DSP算法的硬件电路设计。 最后，在此基础上，我们对电路功能进行实际的仿真和验证，并和Matlab得到结果进行比较和分析。
上传时间： 2013-07-22
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详细的理论分析，可以对模拟电路的理论知识有较为全面透彻的了解
上传时间： 2013-04-24
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直接数字频率合成(DDS)技术采用全数字的合成方法，所产生的信号具有频率分辨率高、频率切换速度快、频率切换时相位连续、输出相位噪声低和可以产生任意波形等诸多优点。 在理论上对DDS的原理及其输出信号的性能进行了分析，采用FPGA实现了任意波形发生器，能够产生三角波、锯齿波、调频波、调相波、调幅波和碎发等十几种波形，并能通过串行口下载任意波形。在设计频率调制电路时采用了频率字运算单元和相位累加器相结合的结构，该方法既可实现宽带线性调频，又可实现非线性调频。完成了软件和硬件的设计和调试。对实验样机进行了测试，结果表明性能指标达到了设计要求。
上传时间： 2013-05-26
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随着语音技术应用的发展，语音信号数字处理的实时性要求越来越突出。这就要求在系统设计中，对系统的硬件环境要求更高。随着语音处理算法的日益复杂，用普通处理器对语音信号进行实时处理，已经不能满足需要。专用语音信号处理芯片能解决实时性的要求，同时对器件的资源要求也是最低的。 论文利用Altera公司的新一代可编程逻辑器件在数字信号处理领域的优势，对语音信号的常用参数—LPC(线性预测编码，Linear Predictive Coding)参数提取的FPGA(现场可编程门阵列，Field Programmable Gate Array)实现进行了深入研究。论文首先对语音的离散数学模型和短时平稳特性进行了分析，深入讨论了语音线性预测技术。第二，对解线性预测方程组的自相关法和协方差斜格法进行了比较，提出了一种基于协方差斜格法的LPC参数提取系统的总体设计方案。第三，对Altera公司的Cyclon系列可编程器件的内部结构进行了研究，分析了在QuartusⅡ开发平台上进行FPGA设计的流程。第四，对系统的各个功能模块进行了设计，所有算法通过Verilog硬件描述语言实现，并对其工作过程进行了详细的分析。最后，在Altera FPGA目标芯片EP1C6Q240C8上，对LPC参数提取系统进行了仿真验证。 系统具有灵活的输入输出接口，能方便地同其它语音处理模块相连，构成一个完整的语音处理专用芯片，可以应用于语音编解码、语音识别等系统。
上传时间： 2013-04-24
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采用现场可编程门阵列(FPGA)可以快速实现数字电路，但是用于生成FPGA编程的比特流文件的CAD工具在编制大规模电路时常常需要数小时的时间，以至于许多设计者甚至通过在给定FPGA上采用更多的资源，或者以牺牲电路速度为代价来提高编制速度。电路编制过程中大部分时间花费在布线阶段，因此有效的布线算法能极大地减少布线时间。 许多布线算法已经被开发并获得应用，其中布尔可满足性(SAT)布线算法及几何查找布线算法是当前最为流行的两种。然而它们各有缺点：基于SAT的布线算法在可扩展性上有很大缺陷；几何查找布线算法虽然具有广泛的拆线重布线能力，但当实际问题具有严格的布线约束条件时，它在布线方案的收敛方面存在很大困难。基于此，本文致力于探索一种能有效解决以上问题的新型算法，具体研究工作和结果可归纳如下。 1、在全面调查FPGA结构的最新研究动态的基础上，确定了一种FPGA布线结构模型，即一个基于SRAM的对称阵列(岛状)FPGA结构作为研究对象，该模型仅需3个适合的参数即能表示布线结构。为使所有布线算法可在相同平台上运行，选择了美国北卡罗来纳州微电子中心的20个大规模电路作为基准，并在布线前采用VPR399对每个电路都生成30个布局，从而使所有的布线算法都能够直接在这些预制电路上运行。 2、详细研究了四种几何查找布线算法，即一种基本迷宫布线算法Lee，一种基于协商的性能驱动的布线算法PathFinder，一种快速的时延驱动的布线算法VPR430和一种协商A
上传时间： 2013-05-18
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电源测量与分析入门手册 本入门手册将主要介绍如何使用示波器和专用软件进行开关电源设计测量。两个不同版本。都是中文的。 目录 简介 电源设计中的问题以及测量要求 示波器与电源测量 开关电源基础 准备进行电源测量 在一次采集中同时测量100 伏和100 毫伏电压 消除电压探头和电流探头之间的时间偏差 消除探头零偏和噪声 电源测量中记录长度的作用 识别真正的Ton 与Toff 转换 有源器件测量：开关元件 开关器件的功率损耗理论 截止损耗 开通损耗 详细了解SMPS 的功率损耗 安全工作区 动态导通电阻 di/dt dv/dt 无源器件测量：磁性元件 电感基础 用示波器进行电感测量 磁性元件功率损耗基础 用示波器进行磁性元件功率损耗测量 磁特性基础 用示波器测量磁性元件特性 输入交流供电测量 电源质量测量基础 SMPS 的电源质量测量 用示波器测量电源质量 使用正确的工具 用示波器进行电源质量测量
上传时间： 2013-07-03
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现场可编程门阵列(FPGA)是一种可实现多层次逻辑器件。基于SRAM的FPGA结构由逻辑单元阵列来实现所需要的逻辑函数。FPGA中，互连线资源是预先定制的，这些资源是由各种长度的可分割金属线，缓冲器和．MOS管实现的，所以相对于ASIC中互连线所占用的面积更大。为了节省芯片面积，一般都采用单个MOS晶体管来连接逻辑资源。MOS晶体管的导通电阻可以达到千欧量级，可分割金属线段的电阻相对于MOS管来说是可以忽略的，然而它和地之间的电容达到了0.1pf[1]。为了评估FPGA的性能，用HSPICE仿真模型虽可以获得非常精确的结果，但是基于此模型需要花费太多的时间。这在基于时序驱动的工艺映射和布局布线以及静态时序分析中都是不可行的。于是，非常迫切地需要一种快速而精确的模型。 FPGA中连接盒、开关盒都是由MOS管组成的。FPGA中的时延很大部分取决于互连，而MOS传输晶体管在互连中又占了很大的比重。所以对于MOS管的建模对FPGA时延估算有很大的影响意义。对于MOS管，Muhammad[15]采用导通电阻来代替MOS管，然后用。Elmore[3]时延和Rubinstein[4]时延模型估算互连时延。Elmore时延用电路的一阶矩来近似信号到达最大值50％时的时延，而Rubinstein也是通过计算电路的一阶矩估算时延的上下边界来估算电路的时延，然而他们都是用来计算RC互连时延。传输管是非线性器件，所以没有一个固定的电阻，这就造成了Elmore时延和Rubinstein时延模型的过于近似的估算，对整体评估FPGA的性能带来负面因素。 本论文提出快速而精确的现场可编程门阵列FPGA中的互连资源MOS传输管时延模型。首先从阶跃信号推导出适合50％时延的等效电阻模型，然后在斜坡输入的时候，给出斜坡输入时的时延模型，并且给出等效电容的计算方法。结果验证了我们精确的时延模型在时间上的开销少的性能。 在岛型FPGA中，单个传输管能够被用来作为互连线和互连线之间的连接，或者互连线和管脚之间的连接，如VPR把互连线和管脚作为布线资源，管脚只能单独作为输入或者输出管脚，以致于它们不是一个线网的起点就是线网的终点。而这恰恰忽略了管脚实际在物理上可以作为互连线来使用的情况(VPR认为dogleg现象本身对性能提高不多)。本论文通过对dogleg现象进行了探索，并验证了在使用SUBSET开关盒的情况下，dogleg能提高FPGA的布通率。
上传时间： 2013-07-24
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