在VHDL结构体中用于描述逻辑功能和电路结构的语句分为顺序语句和并行语句两部分，顺序语句的执行方式十分类似于普通软件语言的程序执行方式，都是按照语句的前后排列方式顺序执行的。
上传时间： 2014-01-01
上传用户：pinksun9
改程序基于改进节点法（Modified Nodal Approach）与全矩阵技术在Matlab中实现线性电阻电路的符号分析。可以在GUI中描述待分析的电路结构、启动分析并直观的观察分析结果。在实现分析功能的同时，提供完整的编辑、输入保护以及数据保存功能。详细说明请见压缩包内文档。
标签： Modified Approach 分 Matlab
上传时间： 2017-02-25
上传用户：dengzb84
介绍一种无线收发集成芯片CC1000的电路结构及典型的应用设计；着重说明CC1000与微控制器通信所要求的时序。
上传时间： 2013-12-30
上传用户：koulian
本设计基于数字频率合成技术,采用正弦查找表实现波形产生.直接数字频率合成技术（DDS）是一种先进的电路结构，能在全数字下对输出信号频率进行精确而快速的控制，DDS技术还在解决输出信号频率增量选择方面具有很好的应用，DDS所产生的信号具有频率分辨率高、频率切换速度快、频率切换时相位连续、输出相位噪声低和可以产生任意波形等诸多优点。 文中介绍了DDS的基本原理，对DDS的质谱及其散杂抑制进行了分析。程序设计采用超高速硬件描述语言VHDL描述DDS,在此基础上设计了正弦波、三角波、方波等信号发生器，。完成了软件和硬件的设计，以及实验样机的部分调试。
上传时间： 2017-08-16
上传用户：xmsmh
0382、一种新颖的消除DC-DC中斜坡补偿影响的电路结构
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上传时间： 2014-04-09
上传用户：liu999666
开关电源电路结构与LED驱动电源的设计应用开关电源电路结构与LED驱动电源的设计应用
上传时间： 2021-12-09
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高精度惯性加速度计能够实现实时位移检测，在当今民用和军用系统如汽车电子、工业控制、消费电子、卫星火箭和导弹等中间具有广泛的需求。在高精度惯性加速度计中，特别需要稳定的低噪声高灵敏度接口电路。事实上，随着传感器性能的不断提高，接口电路将成为限制整个系统的主要因素。 本论文在分析差动电容式传感器工作原理的基础上，设计了针对电容式加速度计的全差分开环低噪声接口电路。前端电路检测传感器电容的变化，通过积分放大，产生正比于电容波动的电压信号。 本论文采用开关电容电路结构，使得对寄生不敏感，信号灵敏度高，容易与传感器单片集成。为了得到微重力加速度性能，设计电容式位移传感接口电路时，重点研究了噪声问题和系统建模问题。仔细分析了开环传感器中的不同噪声源，并对其中的一些进行了仿真验证。建立了接口电路寄生电容和寄生电阻模型。 为了更好的提高分辨率，降低噪声的影响如放大器失调、1/f噪声、电荷注入、时钟馈通和KT/C噪声，本论文采用了相关双采样技术（CDS）。为了限制接口电路噪声特别是热噪声，着重设计考虑了前置低噪声放大器的设计及优化。由于时钟一直导通，特别设计了低功耗弛豫振荡器，振荡频率为1．5M。为了减小传感器充电基准电压噪声，采用两级核心基准结构设计了高精度基准，电源抑制比高达90dB。 TSMC 0．18μm工艺中的3．3V电压和模型，本论文进行了spectre仿真。 关键词：MEMS；电容式加速度计；接口电路；低噪声放大器；开环检测
上传时间： 2013-05-23
上传用户：hphh
可配置端口电路是FPGA芯片与外围电路连接关键的枢纽，它有诸多功能：芯片与芯片在数据上的传递(包括对输入信号的采集和输出信号输出)，电压之间的转换，对外围芯片的驱动，完成对芯片的测试功能以及对芯片电路保护等。 本文采用了自顶向下和自下向上的设计方法，依据可配置端口电路能实现的功能和工作原理，运用Cadence的设计软件，结合华润上华0.5μm的工艺库，设计了一款性能、时序、功耗在整体上不亚于xilinx4006e[8]的端口电路。主要研究以下几个方面的内容： 1.基于端口电路信号寄存器的采集和输出方式，本论文设计的端口电路可以通过配置将它设置成单沿或者双沿的触发方式[7]，并完成了Verilog XL和Hspiee的功能和时序仿真，且建立时间小于5ns和保持时间在0ns左右。和xilinx4006e[8]相比较满足设计的要求。 2.基于TAP Controller的工作原理及它对16种状态机转换的控制，对16种状态机的转换完成了行为级描述和实现了捕获、移位、输出、更新等主要功能仿真。 3.基于边界扫描电路是对触发器级联的构架这一特点，设计了一款边界扫描电路，并运用Verilog XL和Hspiee对它进行了功能和时序的仿真。达到对芯片电路测试设计的要求。 4.对于端口电路来讲，有时需要将从CLB中的输出数据实现异或、同或、与以及或的功能，为此本文采用二次函数输出的电路结构来实现以上的功能，并运用Verilog XL和Hspiee对它进行了功能和时序的仿真。满足设计要求。 5.对于0.5μm的工艺而言，输入端口的电压通常是3.3V和5V，为此根据设置不同的上、下MOS管尺寸来调整电路的中点电压，将端口电路设计成3.3V和5V兼容的电路，通过仿真性能上已完全达到这一要求。此外，在输入端口处加上扩散电阻R和电容C组成噪声滤波电路，这个电路能有效地抑制加到输入端上的白噪声型噪声电压[2]。 6.在噪声和延时不影响电路正常工作的范围内，具有三态控制和驱动大负载的功能。通过对管子尺寸的大小设置和驱动大小的仿真表明：在实现TTL高电平输出时，最大的驱动电流达到170mA，而对应的xilinx4006e的TTL高电平最大驱动电流为140mA[8]；同样，在实现CMOS高电平最大驱动电流达到200mA,而xilinx4006e的CMOS驱动电流达到170[8]mA。 7.与xilinx4006e端口电路相比，在延时和面积以及功耗略大的情况下，本论文研究设计的端口电路增加了双沿触发、将输出数据实现二次函数的输出方式、通过添加译码器将配置端口的数目减少的新的功能，且驱动能力更加强大。
上传时间： 2013-07-20
上传用户：顶得柱
ASIC对产品成本和灵活性有一定的要求.基于MCU方式的ASIC具有较高的灵活性和较低的成本,然而抗干扰性和可靠性相对较低,运算速度也受到限制.常规ASIC的硬件具有速度优势和较高的可靠性及抗干扰能力,然而不是灵活性较差,就是成本较高.与传统硬件(CHW)相比,具有一定可配置特性的场可编程门阵列(FPGA)的出现,使建立在可再配置硬件基础上的进化硬件(EHW)成为智能硬件电路设计的一种新方法.作为进化算法和可编程器件技术相结合的产物,可重构FPGA的研究属于EHW的研究范畴,是研究EHW的一种具体的实现方法.论文认为面向分类的专用类可重构FPGA(ASR-FPGA)的研究,可使可重构电路粒度划分的针对性更强、设计更易实现.论文研究的可重构FPGA的BCH通讯纠错码进化电路是一类ASR-FPGA电路的具体方法,具有一定的实用价值.论文所做的工作主要包括:(1)BCH编译码电路的设计——求取实验用BCH码的生成多项式和校验多项式及其相应的矩阵并构造实验用BCH码;(2)建立基于可重构FPGA的基核——构造具有可重构特性的硬件功能单元,以此作为可重构BCH码电路的设计基础;(3)构造实现可重构BCH纠错码电路的方法——建立可重构纠错码硬件电路算法并进行实验验证;(4)在可重构纠错码电路基础上,构造进化硬件控制功能块的结构,完成各进化RLA控制模块的验证和实现.课题是将可重构BCH码的编译码电路的实现作为一类ASR-FPGA的研究目标,主要成果是根据可编程逻辑电路的特点,选择一种可编程树的电路模型,并将它作为可重构FPGA电路的基核T;通过对循环BCH纠错码的构造原理和电路结构的研究,将基核模型扩展为能满足纠错码电路需要的纠错码基本功能单元T;以T作为再划分的基本单元,对FPGA进行"格式化",使T规则排列在FPGA上,通过对T的控制端的不同配置来实现纠错码的各个功能单元;在可重构基核的基础上提出了纠错码重构电路的嵌套式GA理论模型,将嵌套式GA的染色体串作为进化硬件描述语言,通过转换为相应的VHDL语言描述以实现硬件电路;采用RLA模型的有限状态机FSM方式实现了可重构纠错码电路的EHW的各个控制功能块.在实验方面,利用Xilinx FPGA开发系统中的VHDL语言和电路图相结合的设计方法建立了循环纠错码基核单元的可重构模型,进行循环纠错BCH码的电路和功能仿真,在Xilinx公司的Virtex600E芯片进行了FPGA实现.课题在研究模型上选取的是比较基本的BCH纠错码电路,立足于解决基于可重构FPGA核的设计的基本问题.课题的研究成果及其总结的一套ASR-FPGA进化硬件电路的设计方法对实际的进化硬件设计具有一定的实际指导意义,提出的基于专用类基核FPGA电路结构的研究方法为新型进化硬件的器件结构的设计也可提供一种借鉴.
上传时间： 2013-07-01
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波形发生器是用来产生一种或多种特定波形的装置。这些波形通常有正弦波﹑方波﹑三角波﹑锯齿波，等等。以前，人们常用模拟电路来产生这些波形，其缺点是电路结构复杂，所产生的波形种类有限。随着数字电子技术的发展，采用数字集成电路来产生各种波形的方法已经变得越来越普遍。虽然，用数字量产生的波形会呈微小的阶梯状，但是，只要提高数字量的位数即提高波形的分辨率，所产生的波形就会变得非常平滑。用数字方式的优点是电路简单，改变输出的波形极为容易。下面就说明以波形数据存贮器为核心来实现波形发生器的原理。
上传时间： 2013-04-24
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