系统设置一个两位BCD码倒计时计数器（计数脉冲1HZ），用于记录各状态持续时间； 因为各状态持续时间不一致，所以上述计数器应置入不同的预置数； 倒计时计数值输出至二个数码管显示； 程序共设置4个进程： ① 进程P1、P2和P3构成两个带有预置数功能的十进制计数器，其中P1和P3分别为个位和十位计数器，P2产生个位向十位的进位信号； ② P4是状态寄存器，控制状态的转换，并输出6盏交通灯的控制信号
上传时间： 2014-01-24
上传用户：jhksyghr
Verilog作业 ：自己写的源码输入，补码输出的，由状态机控制的四位加法器，为保证时序，加法器模块为超前近位加法器，包含测试台，通过 Modelsim 、Synplify仿真。
上传时间： 2014-01-21
上传用户：zm7516678
有五个源码，分别是动态加载的四副状态图，多个剪贴板的实现，轻松实现非客户区按钮，实现对数据库的访问，我的时钟！
标签： 源码
上传时间： 2016-12-22
上传用户：xmsmh
对码率为1/n的递归卷积码（系统码！）的最大似然译码，采用相关度量，截断长度为1024，最大状态数为1024
上传时间： 2014-11-29
上传用户：kr770906
典型的状态机，简单的状态机可以不需要编码，也可以采用one-hot编码方式，如果状态很多时，采用格雷码，能有效避免亚稳态。
上传时间： 2014-01-02
上传用户：邶刖
在matlab的simulink下建模实现bcd码的加法运算，其中使用了状态机。
上传时间： 2014-01-21
上传用户：cc1
用VHDL语言实现8421码的十进制计数器，状态变化0000->0001->0010->0011->0100->0101->0110->0111->1000->0000.循环往复。
上传时间： 2013-12-08
上传用户：frank1234
输入输出控制的状态机，verilog HDL源码
上传时间： 2014-01-10
上传用户：璇珠官人
8位七段码动态扫描控制VHDL设计。动态扫描模块，延时模块，译码模块。设计采用状态机思路。
上传时间： 2014-12-08
上传用户：1966640071
API方式: 首选要在jx01移动代理服务器中进行如下配置 系统管理-->接口管理-->短信接口模块增加如下配置信息 接口编码： 接口名称： 接口类型： DB接口 API接口 WEB SERVICE接口 SOCKET接口 通信能力： 短信 WAP 业务类型： CRM应用 SCM应用 ERP应用 OA应用 EMAIL应用 行业应用 其它应用 业务代码： IMMF 短信子码： 22 23 24 手机指令： 短号支持： 启用 关闭 回执要求： 支持回执 不支持回执 登录用户： 登录密码： 接口状态： 运行状态 调试状态 暂停（失效）状态 失效日期： （不设置表示永久生效） 其中,接口编码,必须唯一系统内部识别码;接口名称：用于开发人员识别项目;短信子码:会加上特服号作为号码发送到用户手机上;登录用户：对于API开发中会用到;登录密码:同上API开发中会用到;接口状态:运行就是正常运行时使用,调试状态用于开发模式.
上传时间： 2021-07-27
上传用户：风云
