C8051F040/1/2/3/4/5/6/7混合信号ISP FLASH 微控制器数 据 手 册 C8051F04x 系列器件是完全集成的混合信号片上系统型MCU，具有64 个数字I/O 引脚（C8051F040/2/4/6）或32 个数字I/O 引脚（C8051F041/3/5/7），片内集成了一个CAN2.0B 控制器。下面列出了一些主要特性；有关某一产品的具体特性参见表1.1。 高速、流水线结构的8051 兼容的CIP-51 内核（可达25MIPS） 控制器局域网（CAN2.0B）控制器，具有32 个消息对象，每个消息对象有其自己的标识 全速、非侵入式的在系统调试接口（片内） 真正12 位（C8051F040/1）或10 位（C8051F042/3/4/5/6/7）、100 ksps 的ADC，带PGA 和8 通道模拟多路开关 允许高电压差分放大器输入到12/10 位ADC（60V 峰-峰值），增益可编程 真正8 位500 ksps 的ADC，带PGA 和8 通道模拟多路开关（C8051F040/1/2/3） 两个12 位DAC，具有可编程数据更新方式（C8051F040/1/2/3） 64KB（C8051F040/1/2/3/4/5）或32KB（C8051F046/7）可在系统编程的FLASH 存储器 4352（4K+256）字节的片内RAM 可寻址64KB 地址空间的外部数据存储器接口 硬件实现的SPI、SMBus/ I2C 和两个UART 串行接口 5 个通用的16 位定时器 具有6 个捕捉/比较模块的可编程计数器/定时器阵列 片内看门狗定时器、VDD 监视器和温度传感器具有片内VDD 监视器、看门狗定时器和时钟振荡器的C8051F04x 系列器件是真正能独立工作的片上系统。所有模拟和数字外设均可由用户固件使能/禁止和配置。FLASH 存储器还具有在系统重新编程能力，可用于非易失性数据存储，并允许现场更新8051 固件。片内JTAG 调试电路允许使用安装在最终应用系统上的产品MCU 进行非侵入式（不占用片内资源）、全速、在系统调试。该调试系统支持观察和修改存储器和寄存器，支持断点、观察点、单步及运行和停机命令。在使用JTAG 调试时，所有的模拟和数字外设都可全功能运行。每个MCU 都可在工业温度范围（-45℃到+85℃）工作，工作电压为2.7 ~ 3.6V。端口I/O、/RST和JTAG 引脚都容许5V 的输入信号电压。C8051F040/2/4/6 为100 脚TQFP 封装（见图1.1 和图1.3的框图）。C8051F041/3/5/7 为64 脚TQFP 封装（见图1.2 和图1.4 的框图）。
上传时间： 2013-10-24
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C8051Fxxx 系列单片机是完全集成的混合信号系统级芯片，具有与8051 兼容的微控制器内核，与MCS-51 指令集完全兼容。除了具有标准8052 的数字外设部件之外，片内还集成了数据采集和控制系统中常用的模拟部件和其它数字外设及功能部件。参见表1.1 的产品选择指南可快速查看每个MCU 的特性。 MCU 中的外设或功能部件包括模拟多路选择器、可编程增益放大器、ADC、DAC、电压比较器、电压基准、温度传感器、SMBus/ I2C、UART、SPI、可编程计数器/定时器阵列（PCA）、定时器、数字I/O 端口、电源监视器、看门狗定时器（WDT）和时钟振荡器等。所有器件都有内置的FLASH 程序存储器和256 字节的内部RAM，有些器件内部还有位于外部数据存储器空间的RAM，即XRAM。C8051Fxxx 单片机采用流水线结构，机器周期由标准的12 个系统时钟周期降为1 个系统时钟周期，处理能力大大提高，峰值性能可达25MIPS。C8051Fxxx 单片机是真正能独立工作的片上系统（SOC）。每个MCU 都能有效地管理模拟和数字外设，可以关闭单个或全部外设以节省功耗。FLASH 存储器还具有在系统重新编程能力，可用于非易失性数据存储，并允许现场更新8051 固件。应用程序可以使用MOVC 和MOVX 指令对FLASH 进行读或改写，每次读或写一个字节。这一特性允许将程序存储器用于非易失性数据存储以及在软件控制下更新程序代码。片内JTAG 调试支持功能允许使用安装在最终应用系统上的产品MCU 进行非侵入式（不占用片内资源）、全速、在系统调试。该调试系统支持观察和修改存储器和寄存器，支持断点、单步、运行和停机命令。在使用JTAG 调试时，所有的模拟和数字外设都可全功能运行。每个MCU 都可在工业温度范围（-45℃到+85℃）内用2.7V-3.6V（F018/019 为2.8V-3.6V）的电压工作。端口I/O、/RST 和JTAG 引脚都容许5V 的输入信号电压。
上传时间： 2013-11-14
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fpga和FFT
上传时间： 2013-11-17
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介绍了符合CCSDS标准的RS（255，223）码译码器的硬件实现结构。译码器采用8位并行时域译码算法，主要包括了修正后的无逆BM迭代译码算法，钱搜索算法和Forney算法。采用了三级流水线结构实现，减小了译码器的时延，提高了译码的速率，使用了VHDL语言完成译码器的设计与实现。测试表明，该译码器性能优良，适用于高速通信。
上传时间： 2013-10-17
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通过分析流水线结构和单周期结构的片上网络路由器，提出了一种低延时片上网络路由器的设计，并在SMIC 0.13um Mixed-signal/RF 1.2V/3.3V工艺进行流片验证。芯片测试结果表明，该路由器可以在300 MHz时钟频率下工作，并且在相同负载下，与其他结构的路由器相比较，其能够在较低延时下完成数据包传送功能。
上传时间： 2014-12-28
上传用户：bakdesec
fpga和FFT
上传时间： 2013-10-27
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介绍了符合CCSDS标准的RS（255，223）码译码器的硬件实现结构。译码器采用8位并行时域译码算法，主要包括了修正后的无逆BM迭代译码算法，钱搜索算法和Forney算法。采用了三级流水线结构实现，减小了译码器的时延，提高了译码的速率，使用了VHDL语言完成译码器的设计与实现。测试表明，该译码器性能优良，适用于高速通信。
上传时间： 2013-12-13
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为了解决电机设备发生故障引起事故的问题，文中提出了一种基于流水线结构微处理器的数据采集系统应用控制方案。利用自带DSP内核的高精度三相电能专用芯片，实现了对医用设备工作状况进行在线实时监测。通过对供电电源，信号采集通道，以及信号输出通道进行必要的抗干扰设计，采取CAN总线通讯，光电隔离，短路保护以及过载保护等措施，使系统很好的适应了工作环境的复杂性。在现场的试运行中已得到很好的验证，该方案在电磁干扰很强的工作环境中有很好的应用前景。
上传时间： 2013-11-11
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8位加法器的实现，非流水线结构，很不错。我测试过，效率比较高
上传时间： 2016-04-25
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用 FPGA实现了二维离散余弦变换和逆变换，结构设计采用行列分解法，乘法器采用移位求和的方法实现，并且采用流水线结构设计，提高处理核的性能
上传时间： 2017-07-17
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