数字射频存储器(Digital Radio FreqlJencyr：Memory DRFM)具有对射频信号和微波信号的存储、处理及传输能力，已成为现代雷达系统的重要部件。现代雷达普遍采用了诸如脉冲压缩、相位编码等更为复杂的信号处理技术，DRFM由于具有处理这些相干波形的能力，被越来越广泛地应用于电子对抗领域作为射频频率源。目前，国内外对DRFM技术的研究还处于起步阶段，DRFM部件在采样率、采样精度及存储容量等方面，还不能满足现代雷达信号处理的要求。 本文介绍了DRFM的量化类型、基本组成及其工作原理，在现有的研究基础上提出了一种便于工程实现的设计方法，给出了基于现场可编程门阵列(Field Programmable Gate Array FPGA)实现的幅度量化DRFM设计方案。本方案的采样率为1 GHz、采样精度12位，具体实现是采用4个采样率为250 MHz的ADC并行交替等效时间采样以达到1 GHz的采样率。单通道内采用数字正交采样技术进行相干检波，用于保存信号复包络的所有信息。利用FPGA器件实现DRFM的控制器和多路采样数据缓冲器，采用硬件描述语言(Very High Speed}lardware Description Language VHDL)实现了DRFM电路的FPGA设计和功能仿真、时序分析。方案中采用了大量的低压差分信号(Low Voltage Differential Signaling LVDS)逻辑的芯片，从而大大降低了系统的功耗，提高了系统工作的可靠性。本文最后对采用的数字信号处理算法进行了仿真，仿真结果证明了设计方案的可行性。 本文提出的基于FPGA的多通道DRFM系统与基于专用FIFO存储器的DRFM相比，具有更高的性能指标和优越性。
上传时间： 2013-06-01
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研制发射微小卫星，是我国利用空间技术服务经济建设、造福人类的重要途径。现代微小卫星在短短20年里能取得长足的发展，主要取决于微小卫星自身的一系列特点：重量轻，体积小，成本低，性能高，安全可靠，发射方便、快捷灵活等。在卫星通信系统中，由于传输信道的多径和各种噪声的影响，信号在接收端会引起差错，通过信道编码环节，可对这些不可避免的差错进行检测和纠正。 在微小卫星通信链路中，信道编码器的任务是差错控制。本文采用符合空间数据系统咨询委员会CCSDS标准的链接码进行信道编码，即内码为（2，1，6）的卷积码，外码为（255，223）的RS码，中间进行交织操作。其中，里德-索罗蒙码(简称RS码)是一种重要的非二进制BCH码，是分组码中纠错能力最强的纠错码，一次可以纠正多个突发错误，广泛地用于空间通信中。 本文针对南京航空航天大学自行研制的微小卫星通信分系统的技术要求，在用SystemView和C语言仿真的基础上，用硬件描述语言Verilog设计了RS（255，223）编码器和译码器，使用Modelsim软件进行了功能仿真，并通过Xilinx公司的软件ISE对设计进行综合、布局布线，最后生成可下载的比特流文件下载到Xilinx公司的型号为XC3S2000的FPGA芯片中，完成了电路的设计并实现了编码译码的功能，表明本文设计的信道编解码器的正确性和实用性，满足了微小卫星通信分系统的技术要求。
上传时间： 2013-08-01
上传用户：lili123
可靠通信要求消息从信源到信宿尽量无误传输，这就要求通信系统具有很好的纠错能力，如使用差错控制编码。自仙农定理提出以来，先后有许多纠错编码被相继提出，例如汉明码，BCH码和RS码等，而C。Berrou等人于1993年提出的Turbo码以其优异的纠错性能成为通信界的一个里程碑。 然而，Turbo码迭代译码复杂度大，导致其译码延时大，故而在工程中的应用受到一定限制，而并行Turbo译码可以很好地解决上述问题。本论文的主要工作是通过硬件实现一种基于帧分裂和归零处理的新型并行Turbo编译码算法。论文提出了一种基于多端口存储器的并行子交织器解决方法，很好地解决了并行访问存储器冲突的问题。 本论文在现场可编程门阵列(FPGA)平台上实现了一种基于帧分裂和篱笆图归零处理的并行Turbo编译码器。所实现的并行Turbo编译码器在时钟频率为33MHz，帧长为1024比特，并行子译码器数和最大迭代次数均为4时，可支持8.2Mbps的编译码数掘吞吐量，而译码时延小于124us。本文还使用EP2C35FPGA芯片设计了系统开发板。该开发板可提供高速以太网MAC／PHY和PCI接口，很好地满足了通信系统需求。系统测试结果表明，本文所实现的并行Turbo编译码器及其开发板运行正确、有效且可靠。 本论文主要分为五章，第一章为绪论，介绍Turbo码背景和硬件实现相关技术。第二章为基于帧分裂和归零的并行Turbo编码的设计与实现，分别介绍了编码器和译码器的RTL设计，还提出了一种基于多端口存储器的并行子交织器和解交织器设计。第三章讨论了使用NIOS处理器的SOC架构，使用SOC架构处理系统和基于NIOSII处理器和uC／0S一2操作系统的架构。第四章介绍了FPGA系统开发板设计与调试的一些工作。最后一章为本文总结及其展望。
上传时间： 2013-04-24
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在数字通信中，采用差错控制技术(纠错码)是提高信号传输可靠性的有效手段，并发挥着越来越重要的作用。纠错码主要有分组码和卷积码两种。在码率和编码器复杂程度相同的情况下，卷积码的性能优于分组码。 卷积码的译码方法主要有代数译码和概率译码。代数译码是基于码的代数结构；而概率译码不仅基于码的代数结构，还利用了信道的统计特性，能充分发挥卷积码的特点，使译码错误概率达到很小。 卷积码译码器的设计是由高性能的复杂译码器开始的，对于概率译码最初的序列译码，随着译码约束长度的增加，其译码错误概率可达到非常小。后来慢慢地向低性能的简单译码器演化，对不太长的约束长度，维特比(Viterbi)算法是非常实用的。维特比算法是一种最大似然的译码方法。当编码约束度不太大(小于等于10)或者误码率要求不太高(约10-5)时，Viterbi译码算法效率很高，速度很快，译码器也较简单。 目前，卷积码在数传系统，尤其是在卫星通信、移动通信等领域已被广泛应用。 本论文对卷积码编码和Viterbi译码的设计原理及其FPGA实现方案进行了研究。同时，将交织和解交织技术应用于编码和解码的过程中。 首先，简要介绍了卷积码的基础知识和维特比译码算法的基本原理，并对硬判决译码和软判决译码方法进行了比较。其次，讨论了交织和解交织技术及其在纠错码中的应用。然后，介绍了FPGA硬件资源和软件开发环境Quartus Ⅱ，包括数字系统的设计方法和设计规则。再有，对基于FPGA的维特比译码器各个模块和相应算法实现、优化进行了研究。最后，在Quartus Ⅱ平台上对硬判决译码和软判决译码以及有无交织等不同情况进行了仿真，并根据仿真结果分析了维特比译码器的性能。 分析结果表明，系统的误码率达到了设计要求，从而验证了译码器设计的可靠性，所设计基于FPGA的并行Viterbi译码器适用于高速数据传输的场合。
上传时间： 2013-04-24
上传用户：zhenyushaw
正交频分复用（OFDM）是一种无线环境下的高速传输技术，它使用一系列低速子载波并行传输数据，具有抗多径干扰的能力、能以很高的频谱利用率实现高速数据传输等优点。数字音频广播（DAB）系统中采用OFDM调制技术。 本文首先概述了OF'DM的基本原理和实现方法，分析了DAB中不同模式下OFDM调制的参数和特点。实现OFDM的核心技术是快速傅立叶变换（FFT）。本文在分析研究了多种FFT算法的基础上选择了最适合FPGA实现的，满足DAB系统中OFDM调制要求的FFT算法，即将2048点FFT分解为基-4和基-2混合基算法。 本文研究重点是使用FPGA实现2048点复数FFT处理器。2048点FFT由五级基-4运算和一级基-2运算组成。针对这一算法以及FPGA特点，进行系统结构设计、各个模块设计、FPGA实现和测试。一个基-4和基-2复用的蝶形运算模块是整个FFT处理器的核心部分。此外系统还包括：系统控制模块，地址产生模块，RAM和ROM。本文特别针对2048点按频率抽取基-4/2顺序处理的FFT处理器提出了一种巧妙的数据地址和旋转因子地址生成的方法。 仿真和验证表明，运算的结果可以达到一定的精度要求，运算速度满足系统要求，说明该OFDM调制器的设计是可行的，可以应用于DAB系统中
上传时间： 2013-06-05
上传用户：star_in_rain
软件无线电技术作为一种新的通信技术，其基本思想是构造一个通用硬件平台，使宽带A/D，D/A尽量靠近天线，在数字域完成信号处理，通过选用不同软件模块即可实现不同的通信功能，这样大大缩短了电台的研发周期。该技术在通信(尤其是在移动通信)领域有着迫切的需求和广阔的应用前景。 本文阐述了软件无线电的基础理论，对信号采样理论、多速率信号处理技术、高效数字滤波器、数字正交变换理论进行了分析和研究。从目前器件发展水平和实验研究条件出发，设计了一个基于FPGA的软件无线电通信平台。设计采用了中频数字化处理的硬件平台结构，选用Altera Cyclone系列FPGA作为信号处理和总体控制配置的核心，并结合专用通信芯片，数字上变频器AD9856和数字下变频器AD6654来实现该平台。采用VHDL和Verilog HDL语言对时分复用模块、信道编解码模块、调制解调模块等进行了模块化设计，并对电路板设计过程中系统的配置和控制、无源滤波器设计、阻抗匹配电路设计等问题进行了详细的讨论，最后对印制电路板进行测试和调试，获得了预期的效果。 本文给出的设计方案，大大简化了数字通信系统的硬件设备，具有较强的通用性和灵活性，通过修改系统参数和配置程序，即可适应不同的通信模式和信道状况，充分体现了软件无线电的优势。该平台不仅仅能应用在通信设备上，在许多系统验证平台、测试设备中均可应用，颇具实用价值。
上传时间： 2013-07-21
上传用户：浅言微笑
由于其很强的纠错性能和适合硬件实现的编译码算法，卷积编码和软判决维特比译码目前已经广泛应用于卫星通信系统。然而随着航天事业的发展，卫星有效载荷种类的增多和分辨率的不断提高，信息量越来越大。如何在低信噪比的功率受限信道条件下提高传输速率成为目前亟待解决的问题。本论文结合在研项目，在编译码算法、编译码器的设计与实现、编译码器性能提高三个方面对卷积编码和维特比译码进行了深入研究，并进一步介绍了使用VHDL语言和原理图混合输入的方式，实现一种(7,3/4)增信删余方式的高速卷积编码器和维特比译码器的详细过程；然后将设计下载到XILINX的Virtex2 FPGA内部进行功能和时序确认，最终在整个数据传输系统中测试其性能。本文所实现的维特比译码器速率达160Mbps，远远高于目前国内此领域内的相关产品速率。 首先，论文具体介绍了卷积编码和维特比译码的算法，研究卷积码的各种参数(约束长度、生成多项式、码率以及增信删余等)对其译码性能的影响；针对项目需求，确定卷积编码器的约束长度、生成多项式格式、码率和相应的维特比译码器的回归长度。 其次，论文介绍了编解码器的软、硬件设计和调试一根据已知条件，使用VHDL语言和原理图混合输入的方式设计卷积编码和维特比译码的源代码和原理图，分别采用功能和电路级仿真，确定卷积编码和维特比译码分别需要占用的资源，考虑卷积编码器和维特比译码器的具体设计问题，包括编译码的基本结构，各个模块的功能及实现策略，编译码器的时序、逻辑综合等；根据软件仿真结果，分别确定卷积编码器和维特比译码器的接口、所需的FPGA器件选型和进行各自的印制板设计。利用卷积码本身的特点，结合FPGA内部结构，采用并行卷积编码和译码运算，设计出高速编译码器；对软、硬件分别进行验证和调试，并将验证后的软件下载到FPGA进行电路级调试。 最后，论文讨论了卷积编码和维特比译码的性能：利用已有的测试设备在整个数据传输系统中测试其性能(与没有采用纠错编码的数传系统进行比对)；在信道中加入高斯白噪声，模拟高斯信道，进行误码率和信噪比测试。
上传时间： 2013-04-24
上传用户：mingaili888
目前，H.264是图像编码研究领域的一个热点。它在语言结构、预测算法、数据变换等方面做了很大的改进，在低码率传输、高清晰度显示及网络接入等性能上相比以往标准有了显著提高，使得H.264在视频会议、视频点播、数字电视和手...
上传时间： 2013-05-27
上传用户：jjj0202
无线局域网是计算机网络技术和无线通信技术相结合的产物，是利用无线媒介传输信息的计算机网络。在无线通信信道中，由于多径时延不可避免地存在符号间干扰，正交频分复用(OFDM)作为一种可以有效对抗符号间干扰(ISI)和提高频谱利用率的高速传输技术，引起了广泛关注。在无线局域网(WLAN)系统中，OFDM调制技术已经被采用作为其物理层标准，并且公认为是下一代无线通信系统中的核心技术。基于IEEE802.11a的无线局域网标准的物理层采用了OFDM技术，能有效的对抗多径信道衰落，达到54Mbps的速度，而未来而的IEEE802.11n将达到100Mbps的高速。因此，研发以OFDM为核心的原型机研究非常有必要。 本文在深入理解OFDM技术的同时，结合相应的EDA工具对系统进行建模并基于IEEE802.11a物理层标准给出了一种OFDM基带发射机系统的FPGA实现方案。整个设计采用目前主流的自顶向下的设计方法，由总体设计至详细设计逐步细化。在系统功能模块的FPGA实现过程中，针对Xilinx一款160万门的Spartan-3E XCS1600E芯片，依照：IEEE802.11a帧格式，对发射机系统各个模块进行了详细设计和仿真： (1)训练序列生成模块，包括长，短训练序列； (2)信令模块，包括卷积编码，交织，BPSK调制映射； (3)数据模块，包括加扰，卷积编码，删余，交织，BPSK/QPSK/16QAM/64QAM调制映射； (4)OFDM处理部分，包括导频插入，加循环前缀，IFFT处理； (5)对整个发射处理部分联调，并给出仿真结果另外，还完成了接收机部分模块的FPGA设计，并给出了相应的顶层结构与仿真波形。最后提出了改进和进一步开发的方向。
上传时间： 2013-04-24
上传用户：李彦东
H.264视频编解码标准以其高压缩比、高图像质量、良好的网络适应性等优点在数字电视广播、网络视频流媒体传输、视频实时通信等许多方面得到了广泛应用。提高H.264帧内预测的速度，对于实时性要求较高的场合具有重大的意义。为此，论文在总结国内外相关研究的基础上，针对H.264帧内预测的软件实现具有运算量大、实时性差等缺点，提出了一种基于FPGA的高并行、多流水线结构的帧内预测算法的硬件实现。 论文在详细阐述H.264帧内预测编码技术的基础上，分析了17种预测模式算法，通过Matlab仿真建模，直观地给出了预测模式的预测效果，并在JM12.2官方验证平台上测试比较各种预测模式对编码性能的影响，以此为根据对帧内预测模式进行裁剪。接着论文提出了基于FPGA的帧内预测系统的设计方案，将前段采集剑的RGB图像通过色度转换模块转换成YCbCr图像，存入片外SDRAM中，控制模块负责读写数掘送入帧内预测模块进行处理。帧内预测模块中，采用一种并行结构的可配置处理单元，即先求和再移位最后限幅的电路结构，来计算各预测模式下的预测值，极大地减小了预测电路的复杂度。针对预测模式选择算法，论文采用多模式并行运算的方法，即多个结构相同的残差计算模块，同时计算各种预测模式对应的SATD值，充分发挥FPGA高速并行处理的能力。其中Hadamard变换使用行列分离的变换方法，采用蝶形快速变换、流水线设计提高硬件的工作效率。最后，论文设计了LCD显示模块直观地显示所得到的最佳预测模式。 整个帧内预测系统被划分成多个功能模块，采用层次化、模块化的设计思想，并采用流水线结构和乒乓操作来提高系统的并行性、运行速度和总线利用率。所有模块用Verilog语言设计，由Modelsim仿真和集成开发环境ISE9.1综合。仿真与综合结果表明，系统时钟频率最高达到106.7MHz。该设计在完成功能的基础上，能够较好地满足实时性要求。论文对于研究基于FPGA的H.264视频压缩编码系统进行了有益的探索，具有一定的实用价值。
上传时间： 2013-07-21
上传用户：ABCD_ABCD
