用Verilog实现基于FPGA的通用分频器
标签： Verilog FPGA 分频器
上传时间： 2015-08-20
上传用户：songrui
这是用VHDL 语言编写的参数可以直接设置的2n倍时钟分频器，在运用时，不需要阅读VHDL源代码，只需要把clk_div2n.vhd加入当前工程便可以直接调用clk_div2n.bsf。
标签： VHDL 语言 编写 参数
上传时间： 2015-08-23
上传用户：xinyuzhiqiwuwu
本文件介绍的是用VerilogHDL语言设计分频器和32位计数器.
标签： VerilogHDL 语言 分频器 计数器
上传时间： 2013-12-15
上传用户：缥缈
本程序使用于爱思51-B型高级用户板功能测试及演示,是用asm写的，有要的朋友可以下下，
标签： asm 51 程序 用户
上传时间： 2015-08-26
上传用户：lmeeworm
高斯亚当消去法 GAUSSJ(A[],N,B[])用这个子过程实现高斯亚当消去法
标签： GAUSSJ 高斯 子过程
上传时间： 2015-08-29
上传用户：541657925
清楚地讲述了怎样用VHDL语言设计整数分频、小数分频、分数分频等，是学习VHDL不可多得的好材料！
标签： VHDL 分频 语言 整数
上传时间： 2015-09-09
上传用户：Andy123456
用verilog编写适中分频器 并且还有测试程序
标签： verilog 编写 分频器 测试程序
上传时间： 2013-11-28
上传用户：dongqiangqiang
上传时间： 2013-12-17
上传用户：evil
用单链表实现对两个无序 A,B表进行合并并使的合并后的表按从小到大排序
标签： 合并 单链表 排序
上传时间： 2013-11-30
上传用户：253189838
用VHDL语言实现六分频，并且已经通过编译和仿真。由此可举一反三，实现任意偶数次分频。
标签： VHDL 语言 分频
上传时间： 2015-09-19
上传用户：yyq123456789
