51单片机综合学习系统之_无线遥控模块应用篇
上传时间： 2013-12-18
上传用户：guobing703
针对煤矿井下传播环境复杂，严重影响信号传播特性和矿井通信系统的可靠性，通过模拟空直巷道和分支巷道的井下实际环境，科学选择OFDM系统参数，建立能同时反映大尺度衰落和小尺度衰落的矿井巷道综合衰减模型，研究OFDM调制技术在矿井巷道综合衰减模型中的误码性能，通过Matlab仿真表明，OFDM调制技术对大尺度衰落有很强的抵抗性，在井下多径环境下显著改善无线通信系统的性能。
上传时间： 2013-11-11
上传用户：s蓝莓汁
设计了一套集音视频采集、环境数据采集于一体的机场导航站综合监控系统的前端采集装置。采用ARM处理器S3C2410和GO7007SB芯片设计了嵌入式音视频压缩主板，可将音视频数据采集、压缩、打包为MPEG4码流后，通过以太网上传到监控中心管理软件。环境采集卡采集的数据可以通过音视频采集主板实现透明传输，采用GM8125实现串口扩展后可接入5条RS485总线，同时采集上百个底层监测设备，具有较强灵活性和负载能力。
上传时间： 2013-10-26
上传用户：海陆空653
《ARM嵌入式常用模块与综合系统设计实例精讲》针对目前通用流行的ARM嵌入式处理器，通过实例精讲的形式，详细介绍了ARM嵌入式常用模块与综合应用系统设计的方法及技巧。
上传时间： 2013-10-28
上传用户：w230825hy
protel综合实验任务书2012，几个基本小实验。
上传时间： 2013-12-08
上传用户：gxmm
深度包检测技术通过对数据包内容的深入扫描和检测，能够有效识别出隐藏在数据包有效载荷内的非法数据，但该技术存在功耗非常大的缺点。针对该问题，提出了采用Bloom Filter（布隆过滤器）进行字符串模糊匹配方式，利用Bloom Filter将信息流中大部分正常流量过滤掉，从而减轻了后端的字符串精确匹配的压力，降低了系统功耗，大大提高了处理速度。
上传时间： 2013-11-11
上传用户：英雄
在FPGA平台上实现了一种温度模糊控制器，首先对模糊控制系统的思想和工作原理进行了分析，然后使用Quartus ii和modelsim对整个系统进行设计和仿真，最后在FPGA中实现。结果表明，该模糊控制系统设计可行，并可应用到工业控制中。
上传时间： 2013-10-18
上传用户：zhouli
FPGA里面有一些语法是无法综合的，我查了很多资料 加上自己的经验总结了本文档 希望对大家有用。
标签： verilog
上传时间： 2013-11-23
上传用户：一诺88
Verilog_HDL的基本语法详解（夏宇闻版）:Verilog HDL是一种用于数字逻辑电路设计的语言。用Verilog HDL描述的电路设计就是该电路的Verilog HDL模型。Verilog HDL既是一种行为描述的语言也是一种结构描述的语言。这也就是说，既可以用电路的功能描述也可以用元器件和它们之间的连接来建立所设计电路的Verilog HDL模型。Verilog模型可以是实际电路的不同级别的抽象。这些抽象的级别和它们对应的模型类型共有以下五种： 系统级（system）：用高级语言结构实现设计模块的外部性能的模型。 算法级（algorithm）：用高级语言结构实现设计算法的模型。 RTL级（Register Transfer Level）：描述数据在寄存器之间流动和如何处理这些数据的模型。 门级（gate-level）：描述逻辑门以及逻辑门之间的连接的模型。 开关级（switch-level）：描述器件中三极管和储存节点以及它们之间连接的模型。 一个复杂电路系统的完整Verilog HDL模型是由若干个Verilog HDL模块构成的，每一个模块又可以由若干个子模块构成。其中有些模块需要综合成具体电路，而有些模块只是与用户所设计的模块交互的现存电路或激励信号源。利用Verilog HDL语言结构所提供的这种功能就可以构造一个模块间的清晰层次结构来描述极其复杂的大型设计，并对所作设计的逻辑电路进行严格的验证。 Verilog HDL行为描述语言作为一种结构化和过程性的语言，其语法结构非常适合于算法级和RTL级的模型设计。这种行为描述语言具有以下功能： · 可描述顺序执行或并行执行的程序结构。 · 用延迟表达式或事件表达式来明确地控制过程的启动时间。 · 通过命名的事件来触发其它过程里的激活行为或停止行为。 · 提供了条件、if-else、case、循环程序结构。 · 提供了可带参数且非零延续时间的任务（task）程序结构。 · 提供了可定义新的操作符的函数结构（function）。 · 提供了用于建立表达式的算术运算符、逻辑运算符、位运算符。 · Verilog HDL语言作为一种结构化的语言也非常适合于门级和开关级的模型设计。因其结构化的特点又使它具有以下功能： - 提供了完整的一套组合型原语（primitive）; - 提供了双向通路和电阻器件的原语; - 可建立MOS器件的电荷分享和电荷衰减动态模型。 Verilog HDL的构造性语句可以精确地建立信号的模型。这是因为在Verilog HDL中，提供了延迟和输出强度的原语来建立精确程度很高的信号模型。信号值可以有不同的的强度，可以通过设定宽范围的模糊值来降低不确定条件的影响。 Verilog HDL作为一种高级的硬件描述编程语言，有着类似C语言的风格。其中有许多语句如：if语句、case语句等和C语言中的对应语句十分相似。如果读者已经掌握C语言编程的基础，那么学习Verilog HDL并不困难，我们只要对Verilog HDL某些语句的特殊方面着重理解，并加强上机练习就能很好地掌握它，利用它的强大功能来设计复杂的数字逻辑电路。下面我们将对Verilog HDL中的基本语法逐一加以介绍。
标签： Verilog_HDL
上传时间： 2014-12-04
上传用户：cppersonal
关于Verilog中的可综合语句和不可综合语句的汇总介绍
标签： verilog
上传时间： 2013-11-27
上传用户：squershop
