随着设计规模的不断增加，芯片的平均设计门数已经超越百万级，验证已经成为设计流程中的主要瓶颈。目前，基于FPGA的硬件验证凭借其速度快、易修改的特性越来越受到验证工程师的青睐。 本文正是基于FPGA验证的思想，以一款光同步传输网(SDH)芯片的验证为例，展开了全面的论述。通过对验证理论以及FPGA性能特点的研究与分析，从验证的正确性、全面性、快速性和可重用性等方面对FPGA验证进行了理论剖析，并提出了一些新的理念和创新。此后又结合实践，详尽叙述了验证中的一些重要环节，并总结出了一套比较完善的FPGA验证流程，可以有效地支撑实际芯片的验证工作。 本文对于百万门级专用集成电路的成功实践，不仅是对FPGA验证理论的证实，而且从验证的思路和方法上对后续芯片有一定的指导意义。文中经验教训的总结可以有效地帮助验证工程师达到降低芯片开发成本，缩短面市时间的目的。
上传时间： 2013-05-17
上传用户：宋桃子
随着科学技术的发展与公共安全保障需求的提高，视频监控系统在工业生产、日常生活、警备与军事方面的应用越来越广泛。采用基于 FPGA 的SOPC技术、H．264压缩编码技术和网络传输控制技术实现网络视频监控系统，在稳定性、功能、成本与扩展性等方面都有着突出的优势，具有重要的学术意义与实用意义， 本课题所设计的网络视频监控系统由以Nios Ⅱ为核心的嵌入式图像服务器、相关网络设备与若干PC机客户端组成。嵌入式图像服务器实时采集图像，采用H．264 编码算法进行压缩，并持续监听网络。PC机客户端可通过网络对服务器进行远程访问，接收编码数据，使用H．264解码算法重建图像并实时显示，使监控人员有效地掌握现场情况， 在嵌入式图像服务器设计阶段，本文首先进行了芯片选型与开发平台选择。然后构建图像采集子系统，采用双缓存乒乓交换的方法设计图像采集用户自定义模块。接着设计双Nios Ⅱ架构的SOPC系统，阐述了双软核设计中定制连接、内存芯片共享、数据搬移、通信与互斥的解决方法。同时完成了网络服务器的设计，采用μC/OS-Ⅱ进行多任务的管理与调度， H．264视频压缩编解码算法设计与实现是本文的重点。文中首先分析H．264．标准，规划编解码器结构。接着设计了16×16帧内预测算法，并设计宏块扫描方式，采用两次判决策略进行预测模式选择。然后设计4×4子块扫描方式，编写整数变换与量化算法程序。熵编码采用Exp-Golomb编码与CAVLC相结合的方案，针对除拖尾系数之外的非零系数值编码子算法，实现了一种基于表示范围判别的编码方法。最后设计了网络传输的码流组成格式，并针对编码算法设计相应解码算法。使用VC++完成算法验证，并进行测试，观察不同参数下压缩率与失真度的变化。 算法验证完成后，本文进行了PC机客户端设计，使其具有远程访问、H．264解码与实时显示的功能。同时将H．264 编码算法程序移植到NiosⅡ中，并将嵌入式图像服务器与若干客户端接入网络进行联合调试，构建完整的网络视频监控系统， 实验结果表明，本系统视频压缩率高，监控图像质量良好，充分证明了系统软硬件与图像编解码算法设计成功。本系统具有成本低、扩展性好及适用范围广等优点，发展前景十分广阔。
上传时间： 2013-08-03
上传用户：88mao
作为嵌入式系统核心的微处理器，是SOC不可或缺的“心脏”，微处理器的性能直接影响着整个SOC的性能。 与国际先进技术相比，我国在这一领域的研究和开发工作还相当落后，这直接影响到我国信息产业的发展。本着赶超国外先进技术，填补我国在该领域的空白以摆脱受制于国外的目的，我国很多科研单位和公司进行了自己的努力和尝试。经过几年的探索，已经有多种自主知识产权的处理器芯片完成了设计验证并逐渐进入市场化阶段。我国已结束无“芯”的历史，并向设计出更高性能处理器的目标迈进。 艾科创新微电子公司的VEGA处理器，是公司凭借自己的技术力量和科研水平设计出的一款64位高性能RSIC微处理器。该处理器基于MIPSISA构架，采用五级流水线的设计，并且使用了高性能处理器所广泛采用的虚拟内存管理技术。设计过程中采用自上而下的方法，根据其功能将其划分为取指、译码、算术逻辑运算、内存管理、流水线控制和cache控制等几个功能块，使得我们在设计中能够按照其功能和时序要求进行。 本文的首先介绍了MIPS微处理器的特点，通过对MIPS指令集和其五级流水线结构的介绍使得对VEGA的设计有了一个直观的认识。在此基础上提出了VEGA的结构划分以及主要模块的功能。作为采用虚拟内存管理技术的处理器，文章的主要部分介绍了VEGA的虚拟内存管理技术，将VEGA的内存管理单元(MMU)尤其是内部两个翻译后援缓冲(TLB)的设计作为重点给出了流水线处理器设计的方法。结束总体设计并完成仿真后，并不能代表设计的正确性，它还需要我们在实际的硬件平台上进行验证。作为论文的又一重点内容，介绍了我们在VEGA验证过程中使用到的FPGA的主要配置单元，FPGA的设计流程。VEGA的FPGA平台是一完整的计算机系统，我们利用在线调试软件XilinxChipscope对其进行了在线调试，修正其错误。 经过模块设计到最后的FPGA验证，VEGA完成了其逻辑设计，经过综合和布局布线等后端流程，VEGA采用0.18工艺流片后达到120MHz的工作频率，可在其平台上运行Windows-CE和Linux嵌入式操作系统，达到了预计的设计要求。
上传时间： 2013-07-07
上传用户：标点符号
随着半导体技术与数字集成电路(微处理器、存贮器以及标准逻辑门电路等)技术的迅速发展，特别是随着计算机技术的发展，在工业生产和科学技术研究的各行各业中，人们利用PC机的强大处理功能代替传统仪器的某些部件，开发出各种测量仪器(虚拟仪器)，传统仪器的数字逻辑部分多是采用分立集成电路(IC)组成，分立IC愈多，给系统的电路设计、调试及维护带来诸多不便。而随着EDA技术的飞速发展，大规模可编程逻辑芯片CPLD / FPGA应运而生。这类芯片可以替代几十甚至上百块通用IC芯片，而且，因其可用硬件描述语言进行芯片设计、支持在线编程和在系统编程等优点而备受青睐。本课题主要是用FPGA实现一个验证平台。用于SOC及IPCore的验证。用FPGA系统验证板实现在实际硬件环境中的验证可以弥补ASIC 设计流程中仿真的不足, 通过该验证也可以加快ASIC设计且降低由于逻辑问题所造成ASIC 开发中的成本损耗。本文首先介绍了EDA技术的发展，然后介绍了FPGA，SOC,和IPCore的一些基本概念，分析了FPGA在现代集成电路设计领域的一些应用。最后，具体设计了一块用设计验证的开发板，并讨论了其设计结构，流程及验证方法。
上传时间： 2013-05-16
上传用户：bakdesec
随着电子技术和信息技术的发展，可编程逻辑器件的应用领域越来越宽。可编程SoC设计已成为SoC设计的新方法。论文介绍了可编程逻辑器件的设计方法和开发技术，并用硬件描述语言和FPGA／CPLD设计技术，探索和研究了基于FPGA的RISCMCU的设计与实现过程。 论文参照Mircochip公司的PICl6C5X单片机的体系结构，设计了8位RISCMCU。该嵌入式MCU设计采用了自顶向下的设计方法和模块化设计思想。MCU总体结构设计划分控制模块、ALU模块、存储模块三大模块。然后，对各模块的具体技术实现细节分别进行了阐述。论文中设计的MCU能实现PICl6C5X单片机33条指令中除OPTION、CLRWDT、SLEEP和TRIS四条指令以外的其余29条指令的功能，但应用是基于FPGA的，能与其他外设IP方便的结合在一起使用，比ASIC的PICl6C57X的应用更具灵活性。 软件仿真和硬件验证表明：所设计的嵌入式MCU在各方面均达到了一定的性能指标，在Altera公司ACEX1K系列的EPlK30TCl44-3器件上的工作频率达21.88MHz。这些为自主设计R／SCMCU的IP核提供了值得借鉴的探索成果和设计思路，在通用控制领域也有一定的实用价值。 此外，论文中还介绍了三相SPWM控制模块的设计，该模块具有死区时间和载波比任意可调的特点，可以单独应用，也可以作为MCU的外设子模块应用。
上传时间： 2013-07-16
上传用户：熊少锋
本文主要介绍了如何运用可编程逻辑器件(FPGA)实现电机的变频调速控制系统。 目前，电机控制芯片主要有两种选择。一种是专用集成芯片(ASIC)，一种是单片机(MCU)或数字信号处理器(DSP)。而FPGA的数字资源丰富、工作频率高、可在系统编程等特点使得开发灵活、开发周期相对短，可以取代前二种通用的方式。本文利用80C196KC和FPGA控制感应电机，简化了硬件和软件设计，并充分利用了FPGA的快速性，利用FPGA，除本身可以用来控制电机以外：可以制成通用的“IP核”应用到MCU(或DSP)，或是作为片内外设，这样就节约了片内资源；另外，它还是ASIC设计的验证的必经阶段，这是本文选题和工作的意义。本文设计的FPGA调速控制系统以及2个IP核，下载到芯片，通过验证。 本文第一章绪论介绍了可编程逻辑器件的发展、应用，以及EDA的发展历程，还介绍了ASIC等。针对FPGA的快速发展，论述了它在变频调速技术应用中的优势。 第二章介绍了交流电动机变频调速技术及其相关技术的发展和应用情况。着重介绍了电压空间矢量调制方式，以及矢量控制技术、技术发展。 第三章详细介绍了SVPWM调速系统整个系统的FPGA设计，给出了设计思路、具体方案、逻辑时序分析；最后给出了软件仿真结果和实验波形对照。文中还给出了SVPWM调速系统运用的FPGA设计结果，驱动电机，得到实验波形。论证了FPGA在调速系统应用中的可行性和意义。 第四章介绍了作者针对课题相关的一些内容所设计出的IP核，给出的实验结果等。 论文最后，对本课题所做的工作进行了简单的总结。
上传时间： 2013-04-24
上传用户：zhaiyanzhong
随着星载电子系统复杂度、小型化需求的提高，SoC已经成为应对未来星载电子系统设计需求的解决途径。为了简化设计流程并且提高部件的可重用性，在目前的SoC设计中引入了称之为平台的体系结构模板，用它来描述采用已有的标准核来开发SoC的方法。在星载电子系统中常用部件的分类设计，最终建立一个包括多种功能部件，互连部件和处理部件的设计平台，从而有效的提高星载电子系统的设计能力。在当前NASA和ESA的空间应用中，PCI总线广泛作为背板总线和局部总线，有鉴于此，本研究选择PCI总线作为星载电子系统设计平台要提供的一个互连部件对其进行设计。 针对这一需求，本论文采用自项向下的设计方法对PCI总线从设备控制器的设计与实现进行了研究，对PCI总线协议做了深刻的分析，完成了PCI总线目标设备控制器的设计，采用Verilog HDL对其进行了RTL级的描述。 在该课题的研究中，采用了目前集成电路设计中常见的自顶向下设计方法，使用硬件描述语言Verilog HDL对其进行描述，重点分析了PCI总线设备控制器的设计。以PCI总线协议的分析和理解为基础，对PCI总线设备控制器进行了功能分析和结构划分。根据PCI总线设备控制器的功能和结构划分，对PCI总线目标设备控制器的设计思路和各个子模块电路的设计和实现进行了详细的分析阐述，并且通过编写测试激励程序完成了功能仿真。应用FPGA作为物理验证和实现载体，进行了面向FPGA的电路综合，进行了布局布线后的时序仿真，证明所实现的PCI目标设备控制器符合基本功能要求，在以上基础上完成了PCI目标设备控制器的FPGA实现。通过这整个论文的工作，按照设计、仿真、综合验证及布局布线的步骤，完成了PCI总线目标设备控制器IP软核的设计。
上传时间： 2013-06-07
上传用户：tccc
随着信息社会的发展，人们要处理的各种信息总量变得越来越大，尤其在处理大数据量与实时处理数据方面，对处理设备的要求是非常高的。为满足这些要求，实时快速的各种CPU、处理板应运而生。这类CPU与板卡处理数据速度快，效率高，并且不断的完善与发展。此类板卡要求与外部设备通讯，同时也要进行内部的数据交换，于是板卡的接口设备调试与内部数据交换也成为必须要完成的工作。本文所作的工作正是基于一种高速通用信号处理板的外部接口和内部数据通道的设计。 本文首先介绍了通用信号处理板的应用开发背景，包括此类板卡使用的处理芯片、板上设备、发展概况以及和外部相连的各种总线概况，同时说明了本人所作的主要工作。 其次，介绍了PCI接口的有关规范，给出了通用信号处理板与CPCI的J1口的设计时序；介绍了DDR存储器的概况、电平标准以及功能寄存器，并给出了与DDR．存储器接口的设计时序；介绍了片上主要数据处理器件TS-202的有关概况，设计了板卡与DSP的接口时序。 再次，介绍了Altera公司FPGA的程序设计流程，并使用VHDL语言编程完成各个模块之间的数据传递，并重点介绍了DDR控制核的编写。 再次，介绍了WDM驱动程序的结构，程序设计方法等。 最后，通过从工控机向通用信号处理板写连续递增的数据验证了整个系统已经正常工作。实现了信号处理板内部数据通道设计以及与外部接口的通讯；并且还提到了对此设计以后地完善与发展。 本文所作的工作如下： 1、设计完成了处理板各接口时序，使处理板可以从接口接受/发送数据。 2、完成了FPGA内部的数据通道的设计，使数据可以从CPCI准确的传送到DSP进行处理，并编写了DSP的测试程序。 3、完成了DDR SDRAM控制核的VHDL程序编写。 4、完成了PCI驱动程序的编写。
上传时间： 2013-06-30
上传用户：唐僧他不信佛
ASIC对产品成本和灵活性有一定的要求.基于MCU方式的ASIC具有较高的灵活性和较低的成本,然而抗干扰性和可靠性相对较低,运算速度也受到限制.常规ASIC的硬件具有速度优势和较高的可靠性及抗干扰能力,然而不是灵活性较差,就是成本较高.与传统硬件(CHW)相比,具有一定可配置特性的场可编程门阵列(FPGA)的出现,使建立在可再配置硬件基础上的进化硬件(EHW)成为智能硬件电路设计的一种新方法.作为进化算法和可编程器件技术相结合的产物,可重构FPGA的研究属于EHW的研究范畴,是研究EHW的一种具体的实现方法.论文认为面向分类的专用类可重构FPGA(ASR-FPGA)的研究,可使可重构电路粒度划分的针对性更强、设计更易实现.论文研究的可重构FPGA的BCH通讯纠错码进化电路是一类ASR-FPGA电路的具体方法,具有一定的实用价值.论文所做的工作主要包括:(1)BCH编译码电路的设计——求取实验用BCH码的生成多项式和校验多项式及其相应的矩阵并构造实验用BCH码;(2)建立基于可重构FPGA的基核——构造具有可重构特性的硬件功能单元,以此作为可重构BCH码电路的设计基础;(3)构造实现可重构BCH纠错码电路的方法——建立可重构纠错码硬件电路算法并进行实验验证;(4)在可重构纠错码电路基础上,构造进化硬件控制功能块的结构,完成各进化RLA控制模块的验证和实现.课题是将可重构BCH码的编译码电路的实现作为一类ASR-FPGA的研究目标,主要成果是根据可编程逻辑电路的特点,选择一种可编程树的电路模型,并将它作为可重构FPGA电路的基核T;通过对循环BCH纠错码的构造原理和电路结构的研究,将基核模型扩展为能满足纠错码电路需要的纠错码基本功能单元T;以T作为再划分的基本单元,对FPGA进行"格式化",使T规则排列在FPGA上,通过对T的控制端的不同配置来实现纠错码的各个功能单元;在可重构基核的基础上提出了纠错码重构电路的嵌套式GA理论模型,将嵌套式GA的染色体串作为进化硬件描述语言,通过转换为相应的VHDL语言描述以实现硬件电路;采用RLA模型的有限状态机FSM方式实现了可重构纠错码电路的EHW的各个控制功能块.在实验方面,利用Xilinx FPGA开发系统中的VHDL语言和电路图相结合的设计方法建立了循环纠错码基核单元的可重构模型,进行循环纠错BCH码的电路和功能仿真,在Xilinx公司的Virtex600E芯片进行了FPGA实现.课题在研究模型上选取的是比较基本的BCH纠错码电路,立足于解决基于可重构FPGA核的设计的基本问题.课题的研究成果及其总结的一套ASR-FPGA进化硬件电路的设计方法对实际的进化硬件设计具有一定的实际指导意义,提出的基于专用类基核FPGA电路结构的研究方法为新型进化硬件的器件结构的设计也可提供一种借鉴.
上传时间： 2013-07-01
上传用户：myworkpost
软件无线电是二十世纪九十年代提出的一种实现无线通信的体系结构，被认为是继模拟通信、数字通信之后的第三代无线电通信技术。它的中心思想是：构造一个开放性、标准化、模块化的通用硬件平台，并使宽带模数和数模转换器尽可能靠近天线，从而将各种功能，如工作频段、调制解调类型、数据格式、加密模式、通信协议等用软件来完成。 本论文首先介绍了软件无线电的基本原理和三种结构形式，综述了软件无线电的几项关键技术及其最新研究进展。其中调制解调模块是软件无线电系统中的重要部分，集中体现了软件无线电最显著的优点——灵活性。目前这一部分的技术实现手段多种多样。随着近几年来芯片制造工艺的飞速发展，可编程器件FPGA以其高速的处理性能、高容量和灵活的可重构能力，成为实现软件无线电技术的重要手段。 本论文调制解调系统的设计，选择有代表性的16QAM和QPSK两种方式作为研究对象，采用SystemView软件作为系统级开发工具进行集成化设计。在实现系统仿真和FPGA整体规划后，着重分析用VHDL实现其中关键模块以及利用嵌入FPGA的CPU核控制调制解调方式转换的方法。同时，在设计中成功地调用了Xilinx公司的IP核，实现了设计复用。由于FPGA内部逻辑可以根据需要进行重构，因而硬件的调试和升级变得很容易，而内嵌CPU使信号处理过程可以用软件进行控制，充分体现了软件无线电的灵活性。 通过本论文的研究，初步验证了在FPGA内实现数字调制解调过程及控制的技术可行性和应用的灵活性，并对将来的扩展问题进行了研究和讨论，为实现完整的软件无线电系统奠定了基础。
上传时间： 2013-04-24
上传用户：libenshu01
