此模块用 ＶＨＤＬ 硬件描述语言来实现，对键盘设计的实际操作检验表明，此模块响应迅速、识别准确，较好地实现了键盘扫描和去抖动功能， 达到了预期的设计目的。同时，将状态机、扫描线、计数器等相关参数稍作改动，就可以扩展到实现不同键盘矩阵的设计
上传时间： 2015-08-30
上传用户：ardager
朋友，我是Jawen.看到先前上载的一套CPLD开发板的VHDL源码挺受欢迎的，现在就将她的Verilog源码也一并贡献给大家：8位优先编码器,乘法器,多路选择器,二进制转BCD码,加法器,减法器,简单状态机,四位比较器,7段数码管,i2c总线,lcd液晶显示,拨码开关,串口,蜂鸣器,矩阵键盘,跑马灯,交通灯,数字时钟
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上传时间： 2014-01-23
上传用户：wys0120
vga控制电路原码。主要有时序产生模块，彩条产生模块和接口模块。改程序主要用状态机来实现，两个计数器来控制状态的翻转。
上传时间： 2015-09-08
上传用户：siguazgb
VHDL的49个例子，例子丰富，有计数器、状态机、寄存器、汉明纠错码编码器、游戏程序
标签： VHDL
上传时间： 2013-12-18
上传用户：lizhen9880
crc任意位生成多项式 任意位运算 自适应算法 循环冗余校验码(CRC，Cyclic Redundancy Code)是采用多项式的 编码方式，这种方法把要发送的数据看成是一个多项式的系数 ，数据为bn-1bn-2…b1b0 (其中为0或1)，则其对应的多项式为： bn-1Xn-1+bn-2Xn-2+…+b１X+b０ 例如：数据“10010101”可以写为多项式 X７+X４+X２+1。 循环冗余校验CRC 循环冗余校验方法的原理如下： (1) 设要发送的数据对应的多项式为P(x)。 (2) 发送方和接收方约定一个生成多项式G(x)，设该生成多项式 的最高次幂为r。 (3) 在数据块的末尾添加r个0，则其相对应的多项式为M(x)=XrP(x) 。(左移r位) (4) 用M(x)除以G(x)，获得商Q(x)和余式R(x)，则 M(x)=Q(x) ×G(x)+R(x)。 (5) 令T(x)=M(x)+R(x)，采用模2运算，T(x)所对应的数据是在原数 据块的末尾加上余式所对应的数据得到的。 (6) 发送T(x)所对应的数据。 (7) 设接收端接收到的数据对应的多项式为T’(x)，将T’(x)除以G(x) ，若余式为0，则认为没有错误，否则认为有错
上传时间： 2014-01-16
上传用户：hphh
这个是我新编译的程序代码，主要是实现状态机的采样功能
上传时间： 2013-12-13
上传用户：xyipie
Altera的FPGA入门教程，快速使用QuatusII环境开VHDL设计顶层图、状态机，绝对快速上手。
上传时间： 2013-12-31
上传用户：小宝爱考拉
10010序列检测，用状态机来实现，非常方便
上传时间： 2014-01-13
上传用户：JIUSHICHEN
在QuartusII运用ＡＨＤＬ语言，首先设计出PN发生器来产生一个11位的数据流在整个周期内有效数据有 =2047位；再设计状态机用来检测串行数据流中的序列。运用两个个计数器分别对PN码计数以及序列出现的次数计数。改变ＰＮ码结构可以作为通用数列检测器
上传时间： 2015-11-26
上传用户：天涯
在quaters下写的比较数的大小输出，verilog语言写的，具有状态机和存储器
上传时间： 2015-12-02
上传用户：dongbaobao
