影响FPGA设计中时钟因素的探讨,能帮组FPGA的设计
标签： FPGA 时钟
上传时间： 2013-08-05
上传用户：wkxiian
异步FIFO是用来适配不同时钟域之间的相位差和频率飘移的重要模块。本文设计的异步FIFO采用了格雷（GRAY）变换技术和双端口RAM实现了不同时钟域之间的数据无损传输。该结构利用了GRAY变换的特点，使得整个系统可靠性高和抗干扰能力强，系统可以工作在读写时钟频率漂移达到正负300PPM的恶劣环境。并且由于采用了模块化结构，使得系统具有良好的可扩充性。
标签： FIFO GRAY RAM 适配
上传时间： 2013-08-08
上传用户：13817753084
基于FPGA和PLL的函数信号发生器时钟部分的实现
标签： FPGA PLL 函数信号发生器 时钟
上传用户：xzt
VHDL语言的高频时钟分频模块。一种新的分频器实现方法。
标签： VHDL 语言 分频 模块
上传时间： 2013-08-10
上传用户：zxh122
大型设计中FPGA的多时钟设计策略,希望有需要的人喜欢
标签： FPGA 大型 多时钟 策略
上传时间： 2013-08-14
上传用户：zhichenglu
VHDL语言编写的时钟显示代码，简短而又易懂，个人觉得很不错
标签： VHDL 语言 编写 时钟显示
上传时间： 2013-08-19
上传用户：bpgfl
FPGA异步时钟设计中的同步策略，需要
标签： FPGA 异步时钟 策略
上传时间： 2013-08-23
上传用户：540750247
通过fpga产生时钟的VHDL源码，QII7.1下调试通过
标签： fpga VHDL 时钟 源码
上传时间： 2013-08-24
上传用户：wtrl
附件中资料时模拟时钟方面的信息，可用单片机仿真软件仿真。
标签： 附件 模拟 时钟 方面
上传时间： 2013-08-26
上传用户：marten
基于FPGA的新型数据位同步时钟提取(CDR)实现方法
标签： FPGA CDR 数据 位同步时钟
上传时间： 2013-08-28
上传用户：huyahui
