AT89C2051时钟程序定时器T0、T1溢出周期为50MS，T0为秒计数用， T1为调整时闪烁用， P3.7为调整按钮，P1口 为字符输出口，采用共阳显示管。
上传时间： 2017-02-24
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AT89C2051时钟程序 定时器T0、T1溢出周期为50MS，T0为秒计数用， T1为调整时闪烁用，
上传时间： 2017-02-24
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一个基于51单片机的时钟电路设计源代码 时间以24小时为一个周期； 显示时、分、秒； 有校时功能，可以分别对时及分进行单独校时，使其校正到标准时间； 计时过程具有报时功能，当时间到达整点前5秒进行蜂鸣报时； 为了保证计时的稳定及准确须由晶体振荡器提供表针时间基准信号。
上传时间： 2014-01-08
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STC12C5410 系列单片机是单时钟/ 机器周期(1T)的兼容8051 内核单片机，是高速/ 低功耗的新一代 8051 单片机，全新的流水线/ 精简指令集结构,内部集成MAX810 专用复位电路
上传时间： 2013-12-08
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实时时钟是微机保护装置的重要部件，在讨论PCF8583结构与功能的基础上，提出采用dsPIC33F系列微处理器与串行I2C时钟PCF8583的接口设计方案，给出了相应的接口电路与软件流程。该设计方案结构简单，可靠性高，开发周期短，具有一定的实用与参考价值。所设计的微机保护装置已投入现场运行，效果良好。 Abstract: Real-time clock chip is an important part in microcomputer protection device.Based on discussing the structure and function of PCF8583，a new interface scheme which uses dsPIC33F microprocessor and serial clock chip（I2C）PCF8583is proposed.The method of the circuit design and the main software flow are introduced in this paper.The scheme has simple structure，higher reliability and shorter exploitation cycle，so has definite practicality or reference value.The microcomputer protection device has been put into operation with better effects.
上传时间： 2013-11-18
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单片机指令周期:时序是用定时单位来描述的，MCS-51的时序单位有四个，它们分别是节拍、状态、机器周期和指令周期，接下来我们分别加以说明。节拍与状态：我们把振荡脉冲的周期定义为节拍（为方便描述，用P表示），振荡脉冲经过二分频后即得到整个单片机工作系统的时钟信号，把时钟信号的周期定义为状态（用S表示），这样一个状态就有两个节拍，前半周期相应的节拍我们定义为1(P1)，后半周期对应的节拍定义为2(P2)。机器周期：MCS-51 有固定的机器周期，规定一个机器周期有6 个状态，分别表示为S1-S6，而一个状态包含两个节拍，那么一个机器周期就有12个节拍，我们可以记着S1P1、S1P2……S6P1、S6P2，一个机器周期共包含12个振荡脉冲，即机器周期就是振荡脉冲的12 分频，显然，如果使用6MHz的时钟频率，一个机器周期就是2us，而如使用12MHz的时钟频率，一个机器周期就是1us。指令周期：执行一条指令所需要的时间称为指令周期，MCS-51的指令有单字节、双字节和三字节的，所以它们的指令周期不尽相同，也就是说它们所需的机器周期不相同，可能包括一到四个不等的机器周期（这些内容，我们将在下面的章节中加以说明）。
上传时间： 2013-10-15
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目前，大型设计一般推荐使用同步时序电路。同步时序电路基于时钟触发沿设计，对时钟的周期、占空比、延时和抖动提出了更高的要求。为了满足同步时序设计的要求，一般在FPGA设计中采用全局时钟资源驱动设计的主时钟，以达到最低的时钟抖动和延迟。 FPGA全局时钟资源一般使用全铜层工艺实现，并设计了专用时钟缓冲与驱动结构，从而使全局时钟到达芯片内部的所有可配置单元(CLB)、I/O单元 (IOB)和选择性块RAM(Block Select RAM)的时延和抖动都为最小。为了适应复杂设计的需要，Xilinx的FPGA中集成的专用时钟资源与数字延迟锁相环(DLL)的数目不断增加，最新的 Virtex II器件最多可以提供16个全局时钟输入端口和8个数字时钟管理模块(DCM)。与全局时钟资源相关的原语常用的与全局时钟资源相关的Xilinx器件原语包括：IBUFG、IBUFGDS、BUFG、BUFGP、BUFGCE、 BUFGMUX、BUFGDLL和DCM等，如图1所示。
上传时间： 2014-01-01
上传用户：maqianfeng
目前，大型设计一般推荐使用同步时序电路。同步时序电路基于时钟触发沿设计，对时钟的周期、占空比、延时和抖动提出了更高的要求。为了满足同步时序设计的要求，一般在FPGA设计中采用全局时钟资源驱动设计的主时钟，以达到最低的时钟抖动和延迟。 FPGA全局时钟资源一般使用全铜层工艺实现，并设计了专用时钟缓冲与驱动结构，从而使全局时钟到达芯片内部的所有可配置单元(CLB)、I/O单元 (IOB)和选择性块RAM(Block Select RAM)的时延和抖动都为最小。为了适应复杂设计的需要，Xilinx的FPGA中集成的专用时钟资源与数字延迟锁相环(DLL)的数目不断增加，最新的 Virtex II器件最多可以提供16个全局时钟输入端口和8个数字时钟管理模块(DCM)。与全局时钟资源相关的原语常用的与全局时钟资源相关的Xilinx器件原语包括：IBUFG、IBUFGDS、BUFG、BUFGP、BUFGCE、 BUFGMUX、BUFGDLL和DCM等，如图1所示。
上传时间： 2013-11-20
上传用户：563686540
利用10M 的时钟，设计一个单周期的周期波形
上传时间： 2013-12-18
上传用户：www240697738
实现一个Applet时钟，演示Applet基本生命周期
上传时间： 2016-03-02
上传用户：lindor
