FPGA器件在通信、消费类电子等领域应用越来越广泛，随着FPGA规模的增大、功能的加强对时钟的要求也越来越高。在FPGA中嵌入时钟发生器对解决该问题是一个不错的选择。本论文首先，描述并分析了电荷泵锁相环时钟发生器的体系结构、组成单元及各单元的非理想特性；然后讨论并分析了电荷泵锁相环的小信号特性和瞬态特性；并给出了电荷泵锁相环器件参数的计算表达式。其次，研究了环形振荡器和锁相环的相位噪声特性。由于噪声性能是时钟发生器设计中的关键指标，本工作对此进行了较为详细的分析。相位噪声和抖动是衡量时钟信号的两个主要指标。文中从理论上推导了一阶锁相环的噪声特性，并建立了由噪声分析抖动和由抖动分析噪声的解析表达式关系，并讨论了环路低噪声设计的基本原则。在前面讨论和分析的基础上，利用Hynix0.35umCMOS工艺设计了200MHz电荷泵锁相环时钟发生器，并进行了仿真。设计中环形振荡器的延迟单元采用replica偏置结构，把延迟单元输出摆幅限定在确定范围，尾电流源采用cascode结构，增强电路对电源和衬底噪声的抑制作用。通过增加限流管，改善电荷泵中的开关的非理想特性。
标签： FPGA 200 MHz 内嵌
上传时间： 2013-04-24
上传用户：变形金刚
时钟发生器，可以显示分，秒，小时，下到ＦＰＧＡ上验证过，功能基本正常
标签： 时钟发生器
上传时间： 2013-12-18
上传用户：er1219
基于FPGA的新的DDS+PLL时钟发生器
标签： FPGA DDS PLL 时钟发生器
上传时间： 2014-01-07
上传用户：ma1301115706
可编程时钟发生器及CYPRESS公司锁相环技术介绍，对硬件设计有参考价值！
标签： CYPRESS 可编程时钟 发生器 锁相环技术
上传时间： 2015-12-28
上传用户：love_stanford
时钟发生器 clkgen 利用外来时钟信号clk 来生成一系列时钟信号clk1、fetch、alu_clk 送往CPU的其他部件
标签： alu_clk clkgen fetch clk1
上传时间： 2014-01-16
上传用户：gdgzhym
根据freescale XXDZ60的多用途时钟发生器的设置原理，FEI->PEE模式变化的寄存器设置，总线频率由外部晶振的4M调整为10M MCGOUT
标签： freescale XXDZ 60 多用
上传时间： 2016-09-01
上传用户：gaojiao1999
学习数字电路中基本RS触发器、单稳态触发器、时钟发生器及计数、译码显示等单元电路的综合应用。
标签： 数字电路 RS触发器 单稳态触发器 单元电路
上传时间： 2017-01-20
上传用户：sammi
上传用户：liglechongchong
合众达开发板的基于cpu时钟发生器的源程序。。
标签： cpu 合众达 开发板 时钟发生器
上传时间： 2014-01-19
上传用户：lixinxiang
在任意波形发生器设计中，DDS技术具有成本低、功耗小、分辨率高和切换时间快等优点，但波形形状任意可编辑性较差；软件无线电技术可产生任意复杂波形，但切换时间慢。采用DDS和软件无线电相结合的技术，正弦波、三角波、方波等普通信号的产生用DDS实现；复杂无规则波形信号的产生用软件无线电实现；最后任意波形发生器通过波形存储器、相位累加器、取样时钟发生器、地址发生器等硬件平台设计和软件波形算法设计来共同完成。
标签： 任意波发生器
上传时间： 2013-11-12
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