赛灵思推出业界首款自动化精细粒度时钟门控解决方案，该解决方案可将 Virtex®-6 和 Spartan®-6 FPGA 设计方案的动态功耗降低高达 30%。赛灵思智能时钟门控优化可自动应用于整个设计，既无需在设计流程中添加更多新的工具或步骤，又不会改变现有逻辑或时钟，从而避免设计修改。此外，在大多数情况下，该解决方案都能保留时序结果。
上传时间： 2013-11-16
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提出了一种基于FPGA的时钟跟踪环路的设计方案,该方案简化了时钟跟踪环路的结构,降低了时钟调整电路的复杂度。实际电路测试结果表明,该方案能够使接收机时钟快速准确地跟踪发射机时钟的变化,且时钟抖动小、稳准度高、工作稳定可靠。
上传时间： 2014-12-28
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目前，大型设计一般推荐使用同步时序电路。同步时序电路基于时钟触发沿设计，对时钟的周期、占空比、延时和抖动提出了更高的要求。为了满足同步时序设计的要求，一般在FPGA设计中采用全局时钟资源驱动设计的主时钟，以达到最低的时钟抖动和延迟。 FPGA全局时钟资源一般使用全铜层工艺实现，并设计了专用时钟缓冲与驱动结构，从而使全局时钟到达芯片内部的所有可配置单元(CLB)、I/O单元 (IOB)和选择性块RAM(Block Select RAM)的时延和抖动都为最小。为了适应复杂设计的需要，Xilinx的FPGA中集成的专用时钟资源与数字延迟锁相环(DLL)的数目不断增加，最新的 Virtex II器件最多可以提供16个全局时钟输入端口和8个数字时钟管理模块(DCM)。与全局时钟资源相关的原语常用的与全局时钟资源相关的Xilinx器件原语包括：IBUFG、IBUFGDS、BUFG、BUFGP、BUFGCE、 BUFGMUX、BUFGDLL和DCM等，如图1所示。
上传时间： 2014-01-01
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为解决目前高速信号处理中的数据传输速度瓶颈以及传输距离的问题，设计并实现了一种基于FPGA 的高速数据传输系统，本系统借助Altera Cyclone III FPGA 的LVDS I/O 通道产生LVDS 信号，稳定地完成了数据的高速、远距离传输。系统所需的8B/10B 编解码、数据时钟恢复(CDR)、串/并行转换电路、误码率计算模块均在FPGA 内利用VHDL 语言设计实现，大大降低了系统互联的复杂度和成本，提高了系统集成度和稳定性。
上传时间： 2013-10-30
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介绍了EMCCD 的结构原理, 详细分析了EMCCD 的噪声来源。利用在EMCCD 芯片内嵌入独特的全固态电子倍增结构, 实现放大信号, 抑制噪声的功能。通过对几种主要噪声的数学模型进行分析, 总结出EMCCD 噪声的3 点特性: EM 增益有效抑制了读出噪声; EM 增益过程产生的噪声因子对倍增结构之前的噪声有放大作用; 时钟感生电荷(CIC) 的影响在EMCCD 中变得重要。提高增益、深度制冷、时钟波形优化等方法可有效抑制噪声。
上传时间： 2013-11-03
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有关RCC时钟配置的
上传时间： 2013-12-23
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关于MSP430 时钟的配置
上传时间： 2014-12-20
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功耗成为重要的设计约束 以电池提供电源的便携式电子设备 高性能系统降低功率的要求 –高集成密度、高时钟频率、高运行速度 –为散热而增加的封装、冷却、风扇等成本 高功耗带来可靠性问题 –片上产生高温造成芯片失效 –硅互连疲劳、封装失效、电参数偏移、电迁移...
上传时间： 2013-10-23
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研究了光电导天线产生太赫兹波的辐射特性,利用麦克斯韦方程及其边界条件,计算了近远场的电场强度;采用电磁波时域有限差分方法（FDTD）,在Matlab系统软件中,用C语言编写程序计算光电导偶极天线的辐射太赫兹波的空间电磁场分布,并在计算机上以伪彩色图形显示,这种电磁场的可视化结果为天线的设计和改进提供了直观的物理依据。
上传时间： 2013-10-16
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在电子系统开发过程中，为了验证接收系统的灵敏度、抗干扰性等指标，是否可以在复杂的信号环境下正常工作，需要一个复杂的信号源，该信号源应该能够产生被测试系统在实际工作环境下的复杂接收信号，如数字调制信号，跳频信号，噪声干扰信号等。从而使接收系统工作于真实电子信号环境中。本文将阐述如何利用安捷伦ADS 仿真软件和ESG E4438C 矢量信号发生器，产生用户自定义波形的复杂信号。
上传时间： 2013-10-20
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