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数据获取

  • 时钟分相技术应用

    摘要: 介绍了时钟分相技术并讨论了时钟分相技术在高速数字电路设计中的作用。 关键词: 时钟分相技术; 应用 中图分类号: TN 79  文献标识码:A   文章编号: 025820934 (2000) 0620437203 时钟是高速数字电路设计的关键技术之一, 系统时钟的性能好坏, 直接影响了整个电路的 性能。尤其现代电子系统对性能的越来越高的要求, 迫使我们集中更多的注意力在更高频率、 更高精度的时钟设计上面。但随着系统时钟频率的升高。我们的系统设计将面临一系列的问 题。 1) 时钟的快速电平切换将给电路带来的串扰(Crosstalk) 和其他的噪声。 2) 高速的时钟对电路板的设计提出了更高的要求: 我们应引入传输线(T ransm ission L ine) 模型, 并在信号的匹配上有更多的考虑。 3) 在系统时钟高于100MHz 的情况下, 应使用高速芯片来达到所需的速度, 如ECL 芯 片, 但这种芯片一般功耗很大, 再加上匹配电阻增加的功耗, 使整个系统所需要的电流增大, 发 热量增多, 对系统的稳定性和集成度有不利的影响。 4) 高频时钟相应的电磁辐射(EM I) 比较严重。 所以在高速数字系统设计中对高频时钟信号的处理应格外慎重, 尽量减少电路中高频信 号的成分, 这里介绍一种很好的解决方法, 即利用时钟分相技术, 以低频的时钟实现高频的处 理。 1 时钟分相技术 我们知道, 时钟信号的一个周期按相位来分, 可以分为360°。所谓时钟分相技术, 就是把 时钟周期的多个相位都加以利用, 以达到更高的时间分辨。在通常的设计中, 我们只用到时钟 的上升沿(0 相位) , 如果把时钟的下降沿(180°相位) 也加以利用, 系统的时间分辨能力就可以 提高一倍(如图1a 所示)。同理, 将时钟分为4 个相位(0°、90°、180°和270°) , 系统的时间分辨就 可以提高为原来的4 倍(如图1b 所示)。 以前也有人尝试过用专门的延迟线或逻辑门延时来达到时钟分相的目的。用这种方法产生的相位差不够准确, 而且引起的时间偏移(Skew ) 和抖动 (J itters) 比较大, 无法实现高精度的时间分辨。 近年来半导体技术的发展, 使高质量的分相功能在一 片芯片内实现成为可能, 如AMCC 公司的S4405, CY2 PRESS 公司的CY9901 和CY9911, 都是性能优异的时钟 芯片。这些芯片的出现, 大大促进了时钟分相技术在实际电 路中的应用。我们在这方面作了一些尝试性的工作: 要获得 良好的时间性能, 必须确保分相时钟的Skew 和J itters 都 比较小。因此在我们的设计中, 通常用一个低频、高精度的 晶体作为时钟源, 将这个低频时钟通过一个锁相环(PLL ) , 获得一个较高频率的、比较纯净的时钟, 对这个时钟进行分相, 就可获得高稳定、低抖动的分 相时钟。 这部分电路在实际运用中获得了很好的效果。下面以应用的实例加以说明。2 应用实例 2. 1 应用在接入网中 在通讯系统中, 由于要减少传输 上的硬件开销, 一般以串行模式传输 图3 时钟分为4 个相位 数据, 与其同步的时钟信号并不传输。 但本地接收到数据时, 为了准确地获取 数据, 必须得到数据时钟, 即要获取与数 据同步的时钟信号。在接入网中, 数据传 输的结构如图2 所示。 数据以68MBös 的速率传输, 即每 个bit 占有14. 7ns 的宽度, 在每个数据 帧的开头有一个用于同步检测的头部信息。我们要找到与它同步性好的时钟信号, 一般时间 分辨应该达到1ö4 的时钟周期。即14. 7ö 4≈ 3. 7ns, 这就是说, 系统时钟频率应在300MHz 以 上, 在这种频率下, 我们必须使用ECL inp s 芯片(ECL inp s 是ECL 芯片系列中速度最快的, 其 典型门延迟为340p s) , 如前所述, 这样对整个系统设计带来很多的困扰。 我们在这里使用锁相环和时钟分相技术, 将一个16MHz 晶振作为时钟源, 经过锁相环 89429 升频得到68MHz 的时钟, 再经过分相芯片AMCCS4405 分成4 个相位, 如图3 所示。 我们只要从4 个相位的68MHz 时钟中选择出与数据同步性最好的一个。选择的依据是: 在每个数据帧的头部(HEAD) 都有一个8bit 的KWD (KeyWord) (如图1 所示) , 我们分别用 这4 个相位的时钟去锁存数据, 如果经某个时钟锁存后的数据在这个指定位置最先检测出这 个KWD, 就认为下一相位的时钟与数据的同步性最好(相关)。 根据这个判别原理, 我们设计了图4 所示的时钟分相选择电路。 在板上通过锁相环89429 和分相芯片S4405 获得我们所要的68MHz 4 相时钟: 用这4 个 时钟分别将输入数据进行移位, 将移位的数据与KWD 作比较, 若至少有7bit 符合, 则认为检 出了KWD。将4 路相关器的结果经过优先判选控制逻辑, 即可输出同步性最好的时钟。这里, 我们运用AMCC 公司生产的 S4405 芯片, 对68MHz 的时钟进行了4 分 相, 成功地实现了同步时钟的获取, 这部分 电路目前已实际地应用在某通讯系统的接 入网中。 2. 2 高速数据采集系统中的应用 高速、高精度的模拟- 数字变换 (ADC) 一直是高速数据采集系统的关键部 分。高速的ADC 价格昂贵, 而且系统设计 难度很高。以前就有人考虑使用多个低速 图5 分相技术应用于采集系统 ADC 和时钟分相, 用以替代高速的ADC, 但由 于时钟分相电路产生的相位不准确, 时钟的 J itters 和Skew 比较大(如前述) , 容易产生较 大的孔径晃动(Aperture J itters) , 无法达到很 好的时间分辨。 现在使用时钟分相芯片, 我们可以把分相 技术应用在高速数据采集系统中: 以4 分相后 图6 分相技术提高系统的数据采集率 的80MHz 采样时钟分别作为ADC 的 转换时钟, 对模拟信号进行采样, 如图5 所示。 在每一采集通道中, 输入信号经过 缓冲、调理, 送入ADC 进行模数转换, 采集到的数据写入存储器(M EM )。各个 采集通道采集的是同一信号, 不过采样 点依次相差90°相位。通过存储器中的数 据重组, 可以使系统时钟为80MHz 的采 集系统达到320MHz 数据采集率(如图6 所示)。 3 总结 灵活地运用时钟分相技术, 可以有效地用低频时钟实现相当于高频时钟的时间性能, 并 避免了高速数字电路设计中一些问题, 降低了系统设计的难度。

    标签: 时钟 分相 技术应用

    上传时间: 2013-12-17

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  • 高速数据转换器评估平台(HSDCEP)用户指南评估

    高速数据转换器评估平台(HSDCEP)是基于PC的平台,提供评估Maxim RF数/模转换器(RF-DAC,支持更新速率≥ 1.5Gsps)和Maxim数字上变频器(DUC)的齐全工具。HSDCEP可以在每对数据引脚产生速率高达1.25Gbps的测试码型,支持多达4条并行16位LVDS总线。通过USB 2.0端口将最长64兆字(Mw)、每字16位宽的数据码型装载至HSDCEP存储器

    标签: HSDCEP 高速数据 转换器 评估平台

    上传时间: 2013-10-25

    上传用户:zycidjl

  • Protel99文件中导出数据流程

    Protel99文件中导出坐标数据的操作流程

    标签: Protel 99 数据 流程

    上传时间: 2013-10-26

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  • 基于电流环电路的远距离数据传输

    电平转换在工业控制远距离数据传输过程中被广泛采用,取得了良好的效果。阐述了另一种数据传输的电路——电流环,该电路将电平信号转换为电流信号,以电流作为数据传输的载体,在恶劣工业环境下具有较强的抗噪、抗干扰的能力。

    标签: 电流环电路 数据传输

    上传时间: 2014-12-24

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  • 基于USB HID类数据通信的直流电源监控设计

    为了实现直流电源的监控,提出了一种具有USB HID数据通信功能的直流电源设计方案。详细论述了基于STM32 USB固件库(USB-FS Device library V3.3)的自定义HID类下位机的实现,介绍了如何在VC2010集成开发环境中编写多线程上位机程序并运用PlotLab(一个快速信号绘图和可视化的VCL组件)显示实时波形,最后再以实验开发板和PC实现了HID数据通信,证明了此监控设计方案的可行性。

    标签: USB HID 数据通信 直流电源

    上传时间: 2013-10-17

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  • GC5322_DPD数据分析

    GC5322 是TI 推出的一款强大的DPD 处理芯片,它内部包括DUC,CFR 和DPD 的处理模块。本文介绍了GC5322 系统中如何对抓取的数据进行分析,从而定位DPD 相关问题。本文的读者应该对GC5322 及DPD 有基本的了解。

    标签: 5322 DPD GC 数据分析

    上传时间: 2013-10-09

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  • UCD系列数字电源控制器数据包错误校验

    UCD 系列数字电源控制器包括UCD3000 和UCD9000 两个系列,所使用的通讯协议都是电源管理总线(PMBus)协议。PMBus 有4 条信号线,分别是时钟、数据、告警以及控制。PMBus 传输层是基于低成本系统管理总线(SMBus),而SMBus 是个功能更为强健的标准I2C 串行总线的版本,具有分组错误检查和主机通知功能。为了提高通讯数据的可靠性,它们都内置了通讯数据错误校验(PEC)功能。UCD 系列控制器主要利用循环冗余校验(CRC)来实现PEC 功能。本文首先简单介绍CRC 原理,然后通过实例来说明PEC 校验字节如何产生的  

    标签: UCD 数字电源控制器 数据包 错误

    上传时间: 2013-11-11

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  • 数据跳线的制作与测试实训

    实训1 数据跳线的制作与测试实训

    标签: 数据跳线 测试

    上传时间: 2013-10-09

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  • ADM2582E完全集成式隔离数据收发器

    ADM2582E/ADM2587E是具备±15 kV ESD保护功能的完全集成式隔离数据收发器,适合用于多点传输线路上的高速通信应用。ADM2582E/ADM2587E包含一个集成式隔离DC-DC电源,不再需要外部DC/DC隔离模块。 该器件针对均衡的传输线路而设计,符合ANSI TIA/EIA-485-A-98和ISO 8482:1987(E)标准。 它采用ADI公司的iCoupler®技术,在单个封装内集成了一个三通道隔离器、一个三态差分线路驱动器、一个差分输入接收器和一个isoPower DC/DC转换器。该器件采用5V或3.3V单电源供电,从而实现了完全集成的信号和电源隔离RS-485解决方案。 ADM2582E/ADM2587E驱动器带有一个高电平有效使能电路,并且还提供一个高电平接收机有效禁用电路,可使接收机输出进入高阻抗状态。 该器件具备限流和热关断特性,能够防止输出短路。 隔离的RS-485/RS-422收发器,可配置成半双工或全双工模式 isoPower™集成式隔离DC/DC转换器 在RS-485输入/输出引脚上提供±15 kV ESD保护功能 符合ANSI/TIA/EIA-485-A-98和ISO 8482:1987(E)标准 ADM2587E数据速率: 500 kbps 5 V或3.3V电源供电 总线上拥有256个节点 开路和短路故障安全接收机输入 高共模瞬态抑制能力: >25 kV/μs 热关断保护

    标签: 2582E 2582 ADM 集成式

    上传时间: 2013-10-27

    上传用户:名爵少年

  • 高速数据通信模块设计方案

    给出了采用INT51X1 芯片设计低压电力线高速数据传送模块的设计方案。

    标签: 高速数据 通信模块 设计方案

    上传时间: 2013-12-21

    上传用户:thesk123