在数字电路中，常需要对较高频率的时钟进行分频操作，得到较低频率的时钟信号。我们知道，在硬件电路设计中时钟信号时非常重要的。
标签： 数字电路
上传时间： 2015-04-22
上传用户：电子世界
一个数字滤波的程序，为凌阳61板开发的,在61板上的上限频率是20K
上传时间： 2015-05-04
上传用户：小鹏
1.利用Matlab进行产生频率为1000Hz和6000Hz的正弦信号，利用FDATOOL设计FIR滤波器(fs=16000Hz)，以滤波6000Hz分量，并利用SPTOOL工具对信号滤波进行仿真与验证。 2.从MIC端口(J5)输入频率为1000Hz和6000Hz正弦信号的叠加信号，编写实时FIR滤波程序，选择合适的滤波器参数，滤除6000Hz的频率分量，利用示波器在SPEAKER端口(J6)观察输出波形。分析信号的频谱结构，设计满足要求的数字滤波器,
上传时间： 2014-11-29
上传用户：李彦东
模块使用外部滤波器回路来抑制信号抖动和电磁干扰。滤波器回路由PLL接在滤波器输入引脚PLLF和PLLF2之间的电阻Rl和电容Cl、C2组成。电容 Cl、C2必须为无极性电容。在不同的振荡器频率下，R1、Cl、C2的取值不同，常用的参数组合如表l所列。PLL模块的电源引脚PLLVCCA分别通过磁珠和0.1μF的电容与数字电源引脚VDD和数字地引脚VSS连接，构成低通滤波电路，保证时钟模块的可靠供电。模块使用外部滤波器回路来抑制信号抖动和电磁干扰。滤波器回路由PLL接在滤波器输入引脚PLLF和PLLF2之间的电阻Rl和电容Cl、C2组成。电容 Cl、C2必须为无极性电容。在不同的振荡器频率下，R1、Cl、C2的取值不同，常用的参数组合如表l所列。PLL模块的电源引脚PLLVCCA分别通过磁珠和0.1μF的电容与数字电源引脚VDD和数字地引脚VSS连接，构成低通滤波电路，保证时钟模块的可靠供电。
上传时间： 2014-01-07
上传用户：ikemada
术是继直接频率合成和间接频率合成之后，随着数字集成电路和微电子技术的发展而迅速发展起来的第三代频率合成技术。DDS技术具有相对带宽宽、频
标签： 频率合成
上传时间： 2013-12-26
上传用户：zhuoying119
术是继直接频率合成和间接频率合成之后，随着数字集成电路和微电子技术的发展而迅速发展起来的第三代频率合成技术。DDS技术具有相对带宽宽、频
标签： 频率合成
上传时间： 2014-01-16
上传用户：eclipse
唐向宏 编著《数字信号处理》教程书稿word版，第2章 离散系统的频率分析与系统结构
上传时间： 2014-07-25
上传用户：曹云鹏
在数字电路中，常需要对较高频率的时钟进行分频操作，得到较低频率的时钟信号。我们知道，在硬件电路设计中时钟信号是最重要的信号之一。 下面我们介绍分频器的 VHDL 描述，在源代码中完成对时钟信号 CLK 的 2 分频， 4 分频， 8 分频， 16 分频。 这也是最简单的分频电路，只需要一个计数器即可。
标签： 数字电路
上传时间： 2015-08-25
上传用户：wangchong
在提示符后从键盘上输入I（或i）进入到频率变化率输入，输入一个数字，按下回车后，喇叭发出声音，声音停止后自动返回到上一步，继续进行操作，或在提示符后从键盘上输入Q（或q）退出这个程序。
上传时间： 2015-08-27
上传用户：yzy6007
1．了解数字信号处理系统的一般构成； 2．掌握奈奎斯特抽样定理。 为方便实现，实验中更换了一种表现形式，即抽样频率固定（10KHz），通过改变输入模拟信号的频率来展示低通抽样定理。我们可以通过研究抽样频率和模拟信号最高频率分量的频率之间的关系，来验证低通抽样定理。
上传时间： 2013-12-21
上传用户：ljmwh2000
