EDA基于VHDL语言的数字频率计的设计及其仿真
上传时间： 2017-05-10
上传用户：CSUSheep
樣板 B 樹 ( B - tree ) 規則 : (1) 每個節點內元素個數在 [MIN,2*MIN] 之間, 但根節點元素個數為 [1,2*MIN] (2) 節點內元素由小排到大, 元素不重複 (3) 每個節點內的指標個數為元素個數加一 (4) 第 i 個指標所指向的子節點內的所有元素值皆小於父節點的第 i 個元素 (5) B 樹內的所有末端節點深度一樣
上传时间： 2017-05-14
上传用户：日光微澜
4位数字频率计的verilog HDL设计，精度比较准的
上传时间： 2014-01-06
上传用户：shus521
由单片机和CPLD共同构成7位数字频率计
上传时间： 2014-01-19
上传用户：ikemada
基于FPGA的自适应数字频率计，测量范围1Hz-99.9MHz
上传时间： 2013-12-23
上传用户：ztj182002
数字频率计是一种用来测试周期性变化信号工作频率的装置。其原理是在规定的单位时间（闸门时间）内，记录输入的脉冲的个数。我们可以通过改变记录脉冲的闸门时间来切换测频量程。本文利用EDA技术中的Max+plusⅡ作为开发工具,设计了基于FPGA的8位十进制频率计,并下载到在系统可编程实验板的EPF10K20TC144-4器件中测试实现了其功能。
上传时间： 2013-12-31
上传用户：1079836864
基于单片机的数字频率计设计，定时器T0完成定时功能，T1采用计数功能
上传时间： 2017-05-29
上传用户：671145514
欧几里德算法：辗转求余 原理: gcd(a,b)=gcd(b,a mod b) 当b为0时,两数的最大公约数即为a getchar()会接受前一个scanf的回车符
上传时间： 2014-01-10
上传用户：2467478207
直接数字频率合成，可以直接输出所需要的波形
标签： 数字频率合成
上传时间： 2013-12-16
上传用户：CSUSheep
8位十进制数字频率计 测量频率范围在1HZ—1MHZ之间
上传时间： 2017-06-04
上传用户：aeiouetla
