现场可编程门阵列（FPGA）与模数转换器（ADC）数字数据输出的接口是一项常见的工程设计挑战。此外，ADC使用多种多样的数字数据样式和标准，使这项挑战更加复杂。本资料将告诉您有关在高速数据转换器实现方案中使用LVDS的应用诀窍和技巧。
上传时间： 2015-01-02
上传用户：athjac
FPGA 数字电子系统设计与开发实例导航 经典FPGA实战应用
上传时间： 2013-12-21
上传用户：nem567397
基于FPGA的调制和解调的数字信号有多种,包括2ASK、2FSK、2PSK等,文中介绍了2FSK信号的调制与解调,以及该信号的功率谱。最后提供验证结果,证明仿真结果符合要求。
上传时间： 2013-11-17
上传用户：forzalife
利用一块芯片完成除时钟源、按键、扬声器和显示器（数码管）之外的所有数字电路功能。所有数字逻辑功能都在CPLD器件上用VHDL语言实现。这样设计具有体积小、设计周期短（设计过程中即可实现时序仿真）、调试方便、故障率低、修改升级容易等特点。 本设计采用自顶向下、混合输入方式（原理图输入—顶层文件连接和VHDL语言输入—各模块程序设计）实现数字钟的设计、下载和调试。
上传时间： 2013-10-24
上传用户：古谷仁美
基于FPGA芯片Stratix II EP2S60F672C4设计了一个适用于宽带数字接收机的带宽可变的数字下变频器（VB-DDC）。该VB-DDC结合传统数字下变频结构与多相滤波结构的优点，实现了对输入中频信号的高效高速处理，同时可以在较大范围内对信号处理带宽灵活配置。硬件调试结果验证了本设计的有效性。
上传时间： 2013-10-13
上传用户：haiya2000
FPGA数字电子系统设计与开发实例导航(源程序) 1每个项目都有说明文件，介绍使用方法。
上传时间： 2013-12-11
上传用户：cccole0605
本文对数字基带信号脉冲成型滤波的应用、原理及实现进行了研究。首先介绍了数字成型滤波的应用意义并分析了模拟和数字两种硬件实现方法，接着介绍了成形滤波器设计所需要MATLAB软件，以及利用ISE system generator在FPGA上进行滤波器实现的优势。文中给出了成形滤波函数的数学模型，讨论了几种常用成形滤波函数的传输特性以及对传输系统信号误码率的影响。然后介绍了本次设计中使用到的数字成形滤波器设计的几种FIR滤波器结构。把各种设计方案进行仿真，比较仿真结果，最后根据实际应用的情况并结合设计仿真中出现的问题进行分析，得出各种设计结构的优缺点以及适合应用的场合。
上传时间： 2013-10-22
上传用户：tyler
PCB布线设计－模拟和数字布线的异同工程领域中的数字设计人员和数字电路板设计专家在不断增加，这反映了行业的发展趋势。尽管对数字设计的重视带来了电子产品的重大发展，但仍然存在，而且还会一直存在一部分与 模拟 或现实环境接口的电路设计。模拟和数字领域的布线策略有一些类似之处，但要获得更好的工程领域中的数字设计人员和数字电路板设计专家在不断增加，这反映了行业的发展趋势。尽管对数字设计的重视带来了电子产品的重大发展，但仍然存在，而且还会一直存在一部分与模拟或现实环境接口的电路设计。模拟和数字领域的布线策略有一些类似之处，但要获得更好的结果时，由于其布线策略不同，简单电路布线设计就不再是最优方案了。本文就旁路电容、电源、地线设计、电压误差和由PCB布线引起的电磁干扰(EMI)等几个方面，讨论模拟和数字布线的基本相似之处及差别。模拟和数字布线策略的相似之处旁路或去耦电容在布线时，模拟器件和数字器件都需要这些类型的电容，都需要靠近其电源引脚连接一个电容，此电容值通常为0.1mF。系统供电电源侧需要另一类电容，通常此电容值大约为10mF。这些电容的位置如图1所示。电容取值范围为推荐值的1/10至10倍之间。但引脚须较短，且要尽量靠近器件(对于0.1mF电容)或供电电源(对于10mF电容)。在电路板上加旁路或去耦电容，以及这些电容在板上的位置，对于数字和模拟设计来说都属于常识。但有趣的是，其原因却有所不同。在模拟布线设计中，旁路电容通常用于旁路电源上的高频信号，如果不加旁路电容，这些高频信号可能通过电源引脚进入敏感的模拟芯片。一般来说，这些高频信号的频率超出模拟器件抑制高频信号的能力。如果在模拟电路中不使用旁路电容的话，就可能在信号路径上引入噪声，更严重的情况甚至会引起振动。
上传时间： 2013-11-05
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数字与模拟电路设计技巧IC与LSI的功能大幅提升使得高压电路与电力电路除外，几乎所有的电路都是由半导体组件所构成，虽然半导体组件高速、高频化时会有EMI的困扰，不过为了充分发挥半导体组件应有的性能，电路板设计与封装技术仍具有决定性的影响。 模拟与数字技术的融合由于IC与LSI半导体本身的高速化，同时为了使机器达到正常动作的目的，因此技术上的跨越竞争越来越激烈。虽然构成系统的电路未必有clock设计，但是毫无疑问的是系统的可靠度是建立在电子组件的选用、封装技术、电路设计与成本，以及如何防止噪讯的产生与噪讯外漏等综合考虑。机器小型化、高速化、多功能化使得低频/高频、大功率信号/小功率信号、高输出阻抗/低输出阻抗、大电流/小电流、模拟/数字电路，经常出现在同一个高封装密度电路板，设计者身处如此的环境必需面对前所未有的设计思维挑战，例如高稳定性电路与吵杂(noisy)性电路为邻时，如果未将噪讯入侵高稳定性电路的对策视为设计重点，事后反复的设计变更往往成为无解的梦魇。模拟电路与高速数字电路混合设计也是如此，假设微小模拟信号增幅后再将full scale 5V的模拟信号，利用10bit A/D转换器转换成数字信号，由于分割幅宽祇有4.9mV，因此要正确读取该电压level并非易事，结果造成10bit以上的A/D转换器面临无法顺利运作的窘境。另一典型实例是使用示波器量测某数字电路基板两点相隔10cm的ground电位，理论上ground电位应该是零，然而实际上却可观测到4.9mV数倍甚至数十倍的脉冲噪讯(pulse noise)，如果该电位差是由模拟与数字混合电路的grand所造成的话，要测得4.9 mV的信号根本是不可能的事情，也就是说为了使模拟与数字混合电路顺利动作，必需在封装与电路设计有相对的对策，尤其是数字电路switching时，ground vance noise不会入侵analogue ground的防护对策，同时还需充分检讨各电路产生的电流回路(route)与电流大小，依此结果排除各种可能的干扰因素。以上介绍的实例都是设计模拟与数字混合电路时经常遇到的瓶颈，如果是设计12bit以上A/D转换器时，它的困难度会更加复杂。
上传时间： 2014-02-12
上传用户：wenyuoo
数字三相锁相环中含有大量乘法运算和三角函数运算，占用大量的硬件逻辑资源。为此，提出一种数字三相锁相环的优化实现方案，利用乘法模块复用和CORDIC算法实现三角函数运算，并用Verilog HDL硬件描述语言对优化前后的算法进行了编码实现。仿真和实验结果表明，优化后的数字三相锁相环大大节省了FPGA的资源，并能快速、准确地锁定相位，具有良好的性能。
上传时间： 2013-10-22
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