半整数分频器电路的VHDL源程序，供大家学习和讨论。
上传时间： 2013-12-24
上传用户：gxf2016
555定时器电路设计软件(转载) 555定时器电路设计软件(转载)
上传时间： 2015-05-30
上传用户：fredguo
VHDL电子抢答器的实现。有多个文件，主控件是用图行实现。其余各功能模块用VHDL实现
上传时间： 2013-12-09
上传用户：蠢蠢66
微波炉定时器集成电路的设计 1、 控制状态机：工作状态状态转换。 2、 数据装入电路：根据控制信号选择定时时间、测试数据或完成信号的装入。 3、 定时器电路：负责完成烹调过程中的时间递减计数和数据译码供给七段数码显示，同时还可以提供烹调完成时间的状态信号供控制状态机产生完成信号。
上传时间： 2013-12-17
上传用户：开怀常笑
有线 无线 双模式八路抢答器 使用无线收发模块 编码解码芯片
上传时间： 2015-07-02
上传用户：330402686
一个基于485总线的抢答器系统的设计文档，参加电子竞赛的论文。
上传时间： 2013-12-30
上传用户：lizhen9880
AT89c52单片机六路抢答器汇编语言文件
上传时间： 2015-07-24
上传用户：zgu489
vhdl编写的智力抢答器程序，比较简单，仅供参考
上传时间： 2015-08-15
上传用户：zhuyibin
4人抢答器的硬件描述语言设计，可以下载测试与仿真，通过EDA开发系统进行调试
上传时间： 2013-12-03
上传用户：gxrui1991
用verilog设计密勒解码器 一、题目： 设计一个密勒解码器电路 二、输入信号： 1． DIN：输入数据 2． CLK：频率为2MHz的方波，占空比为50％ 3． RESET：复位信号，低有效 三、输入信号说明： 输入数据为串行改进密勒码，每个码元持续时间为8μs，即16个CLK时钟；数据流是由A、B、C三种信号组成； A：前8个时钟保持“1”，接着5个时钟变为“0”，最后3个时钟为“1”。 B：在整个码元持续时间内都没有出现“0”，即连续16个时钟保持“1”。 C：前5个时钟保持“0”，后面11个时钟保持“1”。 改进密勒码编码规则如下： 如果码元为逻辑“1”，用A信号表示。 如果码元为逻辑“0”，用B信号表示，但以下两种特例除外：如果出现两个以上连“0”，则从第二个“0”起用C信号表示；如果在“通信起始位”之后第一位就是“0”，则用C信号表示，以下类推； “通信起始位”，用C信号表示； “通信结束位”，用“0”及紧随其后的B信号表示。 “无数据”，用连续的B信号表示。
上传时间： 2013-12-02
上传用户：wang0123456789
